Part 1：新建Verilog工程

step1：到file裡點選new project wizard

step2：點選next到如下介面，在第一行裡選擇填入工程的路徑，第二行填入工程名稱，第三行是工程頂層檔案的名稱（軟體預設和工程名稱相同） 

step3：點選next，顯示如下介面，這裡主要是新增一些外部的設計 檔案到工程裡，如果沒有，直接選擇下一步。當然，建好工程之後，仍然可以新增外部的設計檔案。

step4：直接點選next，顯示如下介面。這裡主要是為了選擇器件，因為目前手裡有一塊特權的BJEMP208套件，因此選擇MAXII系列裡面的EPM240T100C5 。

step5：點選next,顯示如下介面。這裡主要配置一下模擬的設定，因為主要用verilog所以，模擬這邊格式選擇verilog，其他預設即可。

step6：點選next,顯示如下介面，這裡是對上述設計的一個總結，檢視一下，如果沒問題，直接next，如果發現有問題，可以返回到上面重新修改。

step7：點選finish，這樣，一個FPGA的工程就建立好了！

step8：接下來就可以在file裡面為工程新增設計檔案，點選file裡面的new。

或者直接點選工具欄裡面的new圖示，

顯示如下介面：

點選設計檔案裡面的verilog檔案，點選ok，

頂層會多出一個新建的.v檔案，然後就可以在裡面寫自己的程式碼了~~~