jchdl - RTL例項 - And2（結構體的使用）
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jchdl對Verilog做了增強，增加了使用者自定義結構體型別。使用自定義結構體，可以對輸入和輸出介面進行分類，並簡化模組輸入輸出介面的定義。 參考連結 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/And2/And2.java 1.建立And2.java, 並生成構造方法和logic()方法 略 2. 根據邏輯原理，新增輸入輸出介面- 實現Structure介面；
- 成員宣告為public，以便直接訪問；
- Structure內部成員不宣告input/output屬性，在Module中使用的時候宣告，如此結構體所有成員具有同樣的輸入和輸出屬性。
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