makefile $@ $^ $< .c.o變數練習
阿新 • • 發佈：2019-02-18
假設我們有下面這樣的一個程式，原始碼如下：
/* main.c */
#include "mytool1.h"
#include "mytool2.h"
int main(int argc，char **argv)
{
mytool1_print("hello")；
mytool2_print("hello")；
}
/* mytool1.h */
#ifndef _MYTOOL_1_H
#define _MYTOOL_1_H
void mytool1_print(char *print_str)；
#endif
/* mytool1.c */
#include "mytool1.h"
void mytool1_print(char *print_str)
{
printf("This is mytool1 print %s "，print_str)；
}
/* mytool2.h */
#ifndef _MYTOOL_2_H
#define _MYTOOL_2_H
void mytool2_print(char *print_str)；
#endif
/* mytool2.c */
#include "mytool2.h"
void mytool2_print(char *print_str)
{
printf("This is mytool2 print %s "，print_str)；
} |
當然由於這個程式很短，我們可以這樣來編譯:
gcc -c main.c gcc -c mytool1.c gcc -c mytool2.c gcc -o main main.o mytool1.o mytool2.o |
這樣的話我們也可以產生main程式，而且也不是很麻煩。但是如果我們考慮一下如果有一天我們修改了其中的一個檔案(比如說mytool1.c)那麼我們難道還要重新輸入上面的命令?也許你會說，這個很容易解決啊，我寫一個 SHELL指令碼，讓它幫我去完成不就可以了。是的對於這個程式來說，是可以起到作用的。但是當我們把事情想的更復雜一點，如果我們的程式有幾百個源程式的時候，難道也要編譯器重新一個一個的去編譯?
為此，聰明的程式設計師們想出了一個很好的工具來做這件事情，這就是make。我們只要執行以下make，就可以把上面的問題解決掉。在我們執行make之前，我們要先編寫一個非常重要的檔案。--Makefile。對於上面的那個程式來說，可能的一個Makefile的檔案是：
# 這是上面那個程式的Makefile檔案:
main：main.o mytool1.o mytool2.o gcc -o main main.o mytool1.o mytool2.o main.o：main.c mytool1.h mytool2.h gcc -c main.c mytool1.o：mytool1.c mytool1.h gcc -c mytool1.c mytool2.o：mytool2.c mytool2.h gcc -c mytool2.c |
有了這個Makefile檔案，不論我們什麼時候修改了源程式當中的什麼檔案，我們只要執行make命令，我們的編譯器都只會去編譯和我們修改的檔案有關的檔案，其它的檔案它連理都不想去理的。
下面我們學習Makefile是如何編寫的。
在Makefile中也#開始的行都是註釋行.Makefile中最重要的是描述檔案的依賴關係的說明。一般的格式是：
target：components
TAB rule
第一行表示的是依賴關係。第二行是規則。
比如說我們上面的那個Makefile檔案的第二行。
main：main.o mytool1.o mytool2.o
表示我們的目標(target)main的依賴物件(components)是main.o mytool1.omytool2.o 當倚賴的物件在目標修改後修改的話，就要去執行規則一行所指定的命令。就象我們的上面那個Makefile第三行所說的一樣要執行 gcc-o main main.o mytool1.o mytool2.o 注意規則一行中的TAB表示那裡是一個TAB鍵
Makefile有三個非常有用的變數。分別是$@，$^，$<代表的意義分別是：
$@--目標檔案，$^--所有的依賴檔案，$<--第一個依賴檔案。
如果我們使用上面三個變數，那麼我們可以簡化我們的Makefile檔案為：
# 這是簡化後的Makefile
main：main.o mytool1.o mytool2.o
gcc -o $@ $^
main.o：main.c mytool1.h mytool2.h
gcc -c $<
mytool1.o：mytool1.c mytool1.h
gcc -c $<
mytool2.o：mytool2.c mytool2.h
gcc -c $<
經過簡化後,我們的Makefile是簡單了一點，不過人們有時候還想簡單一點。這裡我們學習一個Makefile的預設規則
.c.o：
gcc -c $<
這個規則表示所有的 .o檔案都是依賴與相應的.c檔案的。例如mytool.o依賴於mytool.c這樣Makefile還可以變為：
# 這是再一次簡化後的Makefile
main：main.o mytool1.o mytool2.o
gcc -o $@ $^
.c.o：
gcc -c $<
好了，我們的Makefile 也差不多了，如果想知道更多的關於Makefile的規則，可以檢視相應的文件。