FPGA中verilog中的邊沿取樣（上升沿，下降沿，雙邊沿）
阿新 • • 發佈：2020-10-20
FPGA中的訊號採集到上升沿，下降沿，以及雙邊沿，採集的時候其實就是延遲了兩拍採集到訊號的邊沿，這樣的訊號更加準確，我是這樣理解的，而且最好是延遲兩拍，想延遲幾拍就定義幾個DFF，話不多說，直接上
上面的圖片就很直觀的看出訊號經過兩次暫存器輸出分別經過不用的閘電路最終得到不同的邊沿，在這裡記錄一下最後訊號的輸出不同方式：
1，上升沿：倒數第二個觸發器和最後一級取反觸發器相與輸出。
2，下降沿：倒數第二個取反觸發器和最後一級觸發器相與輸出。
3，雙邊沿：最後兩級DFF相異或得到。
接下來我我們看一下程式碼：
模擬程式碼：
以上就是本人這個小工程的程式碼。再看一下波形圖就會更加容易理解。
以上即是我對邊沿取樣一些拙見，在這裡記錄自己學習心得，方便自己查閱。