技術標籤：數字邏輯

本關需要你根據所學的組合邏輯及數位電路的知識完成三人表決電路的設計，實現少數服從多數的表決規則，根據邏輯真值表和邏輯表示式完成表決功能。
運用Verilog HDL進行設計，完善三人表決電路的功能描述風格程式碼，具備組合邏輯電路的設計模擬和測試的能力。

module JG3(ABC,X,Y);
	//input Port(s)
	input [2:0] ABC;
	//output Port(s)
	output X, Y;
	reg X, Y;
	//Additional Module Item(s)
	[email protected](ABC)
    // 請在下面新增程式碼，實現滿足三人表決器真值表;
 

        /********** Begin *********/
case(ABC)
       //3'b000:begin X<=1'b0;Y<=1'B1;end
       3'b000:begin X=1'b0;Y=1'b1;end
       3'b001:begin X=1'b0;Y=1'b0;end
       3'b010:begin X=1'b0;Y=1'b0;end
       3'b011:begin X=1'b0;Y=1'b0;end
       3'b100:begin X=1'b0;Y=1'b0;end
       3'b101:begin X=1'b1;Y=1'b0;end
       3
 
'b110:begin X=1'b1;Y=1'b0;end
       3'b111:begin X=1'b1;Y=1'b0;end
      default:begin X=1'b1;Y=1'b0;end
    endcase

        /********** End *********/
	
endmodule