技術標籤：vhdl異或門

實驗背景：異或門是一種用途廣泛的閘電路。典型應用是作為加法器的單元電路。

VHDL程式碼
第一種寫法：

Library IEEE;--庫宣告
USE IEEE.std_logic_1164.all;

ENTITY yihuomen IS--實體
 PORT(a,b:IN std_logic;
      y:OUT std_logic);
END yihuomen;

ARCHITECTURE one of yihuomen is--結構體
 BEGIN y<=(a and not b)or(not a and b);
END ARCHITECTURE one;
 

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第二種寫法：

Library IEEE;--庫宣告
USE IEEE.std_logic_1164.all;

ENTITY yihuomen IS--實體
 PORT(a,b:IN std_logic;
      y:OUT std_logic);
END yihuomen;

ARCHITECTURE one of yihuomen is--結構體
 BEGIN y<=a xor b;
END ARCHITECTURE one;

RTL檢視：