技術標籤：FPGAvivado

1，敏感變數的描述完備性

Verilog中，用always塊設計組合邏輯電路時，在賦值表示式右端參與賦值的所有訊號都必須在always @(敏感電平列表)中列出,always中if語句的判斷表示式必須在敏感電平列表中列出。如果在賦值表示式右端引用了敏感電平列表中沒有列出的訊號，在綜合時將會為沒有列出的訊號隱含地產生一個透明鎖存器。這是因為該訊號的變化不會立刻引起所賦值的變化，而必須等到敏感電平列表中的某一個訊號變化時，它的作用才表現出來，即相當於存在一個透明鎖存器，把該訊號的變化暫存起來，待敏感電平列表中的某一個 訊號變化時再起作用，純組合邏輯電路不可能作到這一點。綜合器會發出警告。

例如：``

Example1
input a,b,c;
reg e,d;
always @(a or b or c)
    begin
    e=d&a&b; /*d沒有在敏感電平列表中,d變化時e不會立刻變化,直到a,b,c中某一個變化*/
    d=e |c;
    end
Example2
input a,b,c;
reg e,d;
always @(a or b or c or d)
    begin
    e=d&a&b; /*d在敏感電平列表中,d變化時e立刻變化*/
    d=e |c;
    end

2,條件的描述完備性
如果if語句和case語句的條件描述不完備，也會造成不必要的鎖存器。

Example1:
if (a==1'b1) q=1'b1;//如果a==1'b0,q=? q將保持原值不變，生成鎖存器！
Example2:
if (a==1'b1) q=1'b1;
else         q=1'b0;//q有明確的值。不會生成鎖存器！
Example3:
   reg[1:0] a,q;
   ....
   case (a)
      2'b00 : q=2'b00;
      2'b01 : q=2'b11;//如果a==2'b10或a==2'b11,q=? q將保持原值不變，鎖存器！
   endcase
Example4:
   reg[1:0] a,q;
   ....
   case (
 
a)
      2'b00 : q=2'b00;
      2'b01 : q=2'b11;
      default: q=2'b00;//q有明確的值。不會生成鎖存器！
   endcase

Verilog中埠的描述
1，埠的位寬最好定義在I/O說明中,不要放在資料型別定義中；

Example1:
module test(addr,read,write,datain,dataout)
input[7:0]  datain;
input[15:0] addr;
input       read,write;
output[7:0] dataout;  //要這樣定義埠的位寬！
wire addr,read,write,datain;
reg  dataout;
Example2:
module test(addr,read,write,datain,dataout)
input  datain,addr,read,write;
output dataout;
wire[15:0] addr;
wire[7:0]  datain;
wire       read,write;
reg[7:0]   dataout;   //不要這樣定義埠的位寬！！

`2，埠的I/O與資料型別的關係：

assign語句的左端變數必須是wire；直接用"="給變數賦值時左端變數必須是reg！

Example:
assign a=b; //a必須被定義為wire！！
********
begin
   a=b; //a必須被定義為reg！
end

例如A是INTEGER型，範圍從0到255；B是STD_LOGIC_VECTOR，定義為8位。A累加到255時，再加1就一直保持255不變，不會自動反轉到0，除非令其為0；而B累加到255時，再加1就會自動反轉到0。所以在使用時要特別注意！
以觸發器為例說明描述的規範性：

1，無置位/清零的時序邏輯

 always @( posedge CLK)
       begin
       Q<=D;
       end

2，有非同步置位/清零的時序邏輯
非同步置位/清零是與時鐘無關的，當非同步置位/清零訊號到來時，觸發器的輸出立即 被置為1或0，不需要等到時鐘沿到來才置位/清零。所以，必須要把置位/清零訊號 列入always塊的事件控制表示式。

always @( posedge CLK or negedge RESET)
       begin
       if (!RESET)
          Q=0;
       else
          Q<=D;
       end

3，有同步置位/清零的時序邏輯
同步置位/清零是指只有在時鐘的有效跳變時刻置位/清零，才能使觸發器的輸出分 別轉換為1或0。所以，不要把置位/清零訊號列入always塊的事件控制表示式。但是 必須在always塊中首先檢查置位/清零訊號的電平。

always @( posedge CLK )
begin
   if (!RESET)
      Q=0;
   else
      Q<=D;
   end

結構規範性
在整個晶片設計專案中，行為設計和結構設計的編碼是最重要的一個步驟。 它對邏輯綜合和佈線結果、時序測定、校驗能力、測試能力甚至產品支援 都有重要的影響。考慮到模擬器和真實的邏輯電路之間的差異，為了有效的。

先整理到這，下週的部落格會記錄編寫模擬檔案時的注意事項。這周沒有時間了!!!