file　　newproject　　location　　建立資料夾ise_prj

用的晶片family　　　　spartan6

device　　　　　　　　XC6SLX

PACLAGE　　　　　　TQG144

SPEED　　　　　　　　-2

SIMULATOR　　　　　　MODELSIM_SE MIXED

Implementation　　實際編碼的過程　　　　　　　　Simulation　　模擬的過程

三個小方塊的標誌　　模組專案的頂層

管腳約束檔案　　專案名稱　new source　　選implementation constraints files

約束語法 工具欄一個小燈泡　　language template　　　　　　UCF　　　　FPGA　　　　PLACEMENT　　　　SPARTAN-6　　　　ABSOLUTE LOCATION(LOC)　　　　I/O

可以複製裡邊這條語句　　　　NET "<port_name>" LOC=<pin_location>;　　黏貼到　　iverilog裡邊寫方便

port_name　　指的是top模組的訊號　　有clk　　rst　　led

根據原理圖繫結引腳

NET "led" LOC=p24;

NET "rst" LOC=p94;

NET "led" LOC=p92;

除了約束位置還要約束電壓　　電平標準

language template　　　　UCF　　FPGA　　I/O　　SINGLE_ENDED　　INPUT ATTRIBUTE

NET <input_port_name> LOC=<pin_location> | IOSTANDARD=<io_standard_name> | IN_TERM=<NONE/UNTUNED_SPLIT_25/UNTUNED_SPLIT_50/UNTUNED_SPLIT_75>;

IOSTANDARD=<io_standard_name>　　電平標準名稱　　LVCMOS33

NET "led" LOC=p24 | IOSTANDARD=LVCMOS33;

NET "rst" LOC=p94I OSTANDARD=LVCMOS33;

NET "led" LOC=p92| IOSTANDARD=LVCMOS33;

注意間隔注意<>不寫

生成bit檔案　　會自動把 綜合synthsize-XST　佈局佈線implement design（轉換translate，對映map，佈局佈線place&route）　　；generate programming file 右鍵　　run

一般FPGA燒寫分為2個　　　　一個是jtag除錯　　　　應該是固化（一般燒到FPGA的flash裡邊去【flash一般在片外，也有一些廠家封裝在FPGA內部】）