程式與CPU，核心，暫存器，快取，RAM，ROM的作用和他們之間的聯絡？

阿新 • • 發佈：2021-11-24

先附上一張計算機硬體組成圖片：

所以題主想了解的是主要是主機部分？OK？

先說核心：

核心是作業系統最基本的部分。它是為眾多應用程式提供對計算機硬體的安全訪問的一部分軟體，這種訪問是有限的，並且核心決定一個程式在什麼時候對某部分硬體操作多長時間。核心的分類可分為單核心和雙核心以及微核心。嚴格地說，

核心並不是計算機系統中必要的組成部分

重要的事情要說三遍，是這樣嗎？

我不懂Linux，對核心瞭解不多不敢誤人子弟，附上百科連結：

核心_百度百科

附一張核心體系結構照片

可以看到核心所處的位置

CPU：

中央處理器（CPU，Central Processing Unit）是一塊超大規模的積體電路，是一臺計算機的運算核心（Core）和控制核心（ Control Unit）。它的功能主要是解釋計算機指令以及處理計算機軟體中的資料。

中央處理器主要包括運算器（算術邏輯運算單元，ALU，Arithmetic Logic Unit）和高速緩衝儲存器（Cache）及實現它們之間聯絡的資料（Data）、控制及狀態的匯流排（Bus）。它與內部儲存器（Memory）和輸入/輸出（I/O）裝置合稱為電子計算機三大核心部件。

暫存器

暫存器是中央處理器內的組成部份。它跟CPU有關。暫存器是有限存貯容量的高速存貯部件，它們可用來暫存指令、資料和位址。在中央處理器的控制部件中，包含的暫存器有指令暫存器(IR)和程式計數器(PC)。在中央處理器的算術及邏輯部件中，包含的暫存器有累加器(ACC)。

儲存器

儲存器範圍最大，它幾乎涵蓋了所有關於儲存的範疇。你所說的暫存器，記憶體，都是儲存器裡面的一種。凡是有儲存能力的硬體，都可以稱之為儲存器，這是自然，硬碟更加明顯了，它歸入外儲存器行列，由此可見——。

記憶體

記憶體既專業名上的記憶體儲器，它不是個什麼神祕的東西，它也只是儲存器中的滄海一粟，它包涵的範圍也很大，一般分為只讀儲存器（ROM）和隨機儲存器（RAM），以及最強悍的高速緩衝儲存器（CACHE），只讀儲存器應用廣泛，它通常是一塊在硬體上整合的可讀晶片，作用是識別與控制硬體，它的特點是隻可讀取，不能寫入。隨機儲存器的特點是可讀可寫，斷電後一切資料都消失，我們所說的記憶體條就是指它了。

快取CACHE

快取就是資料交換的緩衝區（稱作Cache），當某一硬體要讀取資料時，會首先從快取中查詢需要的資料，如果找到了則直接執行，找不到的話則從記憶體中找。由於快取的執行速度比記憶體快得多，故快取的作用就是幫助硬體更快地執行。

因為快取往往使用的是RAM（斷電即掉的非永久儲存），所以在用完後還是會把檔案送到硬碟等儲存器裡永久儲存。電腦裡最大的快取就是記憶體條了，最快的是CPU上鑲的L1和L2快取，顯示卡的視訊記憶體是給顯示卡運算晶片用的快取，硬碟上也有16M或者32M的快取。

CACHE是在CPU中速度非常塊，而容量卻很小的一種儲存器，它是計算機儲存器中最強悍的儲存器。由於技術限制，容量很難提升。

ROM、RAM的區別：

ROM（只讀儲存器或者固化儲存器）

RAM（隨機存取儲存器）

ROM和RAM指的都是半導體儲存器，ROM是Read Only Memory的縮寫，RAM是Random Access Memory的縮寫。ROM在系統停止供電的時候仍然可以保持資料，而RAM通常都是在掉電之後就丟失資料，典型的RAM就是計算機的記憶體。

RAM有兩大類，一種稱為靜態RAM（Static RAM/SRAM），當資料被存入其中後不會消失。SRAM速度非常快，是目前讀寫最快的儲存裝置了。當這個SRAM 單元被賦予0 或者1 的狀態之後，它會保持這個狀態直到下次被賦予新的狀態或者斷電之後才會更改或者消失。但是儲存1bit 的資訊需要4-6 只電晶體。因此它也非常昂貴，所以只在要求很苛刻的地方使用，譬如CPU的一級緩衝，二級緩衝。另一種稱為動態RAM（Dynamic RAM/DRAM），DRAM 必須在一定的時間內不停的重新整理才能保持其中儲存的資料。DRAM 只要1 只電晶體就可以實現。DRAM保留資料的時間很短，速度也比SRAM慢，不過它還是比任何的ROM都要快，但從價格上來說DRAM相比SRAM要便宜很多，計算機記憶體就是DRAM的。

DRAM分為很多種，常見的主要有FPRAM/FastPage、EDORAM、SDRAM、DDR RAM、RDRAM、SGRAM以及WRAM等，這裡介紹其中的一種DDR RAM。DDR RAM（Date-Rate RAM）也稱作DDR SDRAM，這種改進型的RAM和SDRAM是基本一樣的，不同之處在於它可以在一個時鐘讀寫兩次資料，這樣就使得資料傳輸速度加倍了。這是目前電腦中用得最多的記憶體，而且它有著成本優勢，事實上擊敗了Intel的另外一種記憶體標準－Rambus DRAM。在很多高階的顯示卡上，也配備了高速DDR RAM來提高頻寬，這可以大幅度提高3D加速卡的畫素渲染能力。

ROM也有很多種，PROM是可程式設計的ROM，PROM和EPROM（可擦除可程式設計ROM）兩者區別是，PROM是一次性的，也就是軟體灌入後，就無法修改了，這種是早期的產品，現在已經不可能使用了，而EPROM是通過紫外光的照射擦出原先的程式，是一種通用的儲存器。另外一種EEPROM是通過電子擦出，價格很高，寫入時間很長，寫入很慢。

最初,把只能讀的儲存器叫做ROM(Read Only Memory),並且掉電後資料不會丟失。由於不能改寫，因而使用起來很不方便。隨著技術的進步，在ROM中使用一些新技術，就可以使它具有可以程式設計的功能。比較早的是熔絲型的可程式設計ROM，由於是通過熔斷熔絲來程式設計的，所以這類ROM程式設計後，就不能再寫了，是一次性的(OTP)。後來又出現了EPROM，是通過紫外線來擦除的，並且通過高壓來程式設計，這類ROM上面一般有一個透明的石英玻璃窗，看上去挺漂亮的，它就是用來給紫外線照射的。後來又出現了EEPROM，不用紫外線照射就可以擦除，因而可以直接在電路中程式設計。另外還有FLASH ROM，又可分為NOR FLASH和NAND FLASH。FLASH ROM一般有一個特點，就是寫資料時，可以將1改為0，而不能將0改為1，因而寫資料前需要擦除，擦除時將所有資料置1。

之所以依然叫做ROM，歸納一下，大概有幾個原因:

①不能像RAM那樣快速的寫；

②可能需要特殊的擦寫電壓；

③可能需要特殊的擦寫時序；

④可能需要在寫之前進行擦除操作；

⑤擦寫次數有限,不像RAM那樣可以隨意寫而不損壞；

⑥掉電後資料不會丟失；

⑦有些可寫的儲存器只能寫一次(OTP)。

舉個例子，手機軟體一般放在EEPROM中，我們打電話，有些最後撥打的號碼，暫時是存在SRAM中的，不是馬上寫入通過記錄（通話記錄儲存在EEPROM中），因為當時有很重要工作（通話）要做，如果寫入，漫長的等待是讓使用者忍無可忍的。

FLASH儲存器又稱快閃記憶體，它結合了ROM和RAM的長處，不僅具備電子可擦出可程式設計（EEPROM）的效能，還不會斷電丟失資料同時可以快速讀取資料（NVRAM的優勢），U盤和MP3裡用的就是這種儲存器。在過去的20年裡，嵌入式系統一直使用ROM（EPROM）作為它們的儲存裝置，然而近年來 Flash全面代替了ROM（EPROM）在嵌入式系統中的地位，用作儲存Bootloader以及作業系統或者程式程式碼或者直接當硬碟使用（U盤）。

目前Flash主要有兩種NOR Flash和NADN Flash。NOR Flash的讀取和我們常見的SDRAM的讀取是一樣，使用者可以直接執行裝載在NOR FLASH裡面的程式碼，這樣可以減少SRAM的容量從而節約了成本。NAND Flash沒有采取記憶體的隨機讀取技術，它的讀取是以一次讀取一快的形式來進行的，通常是一次讀取512個位元組，採用這種技術的Flash比較廉價。使用者不能直接執行NAND Flash上的程式碼，因此好多使用NAND Flash的開發板除了使用NAND Flah以外，還作上了一塊小的NOR Flash來執行啟動程式碼。

一般小容量的用NOR Flash，因為其讀取速度快，多用來儲存作業系統等重要資訊，而大容量的用NAND FLASH，最常見的NAND FLASH應用是嵌入式系統採用的DOC（Disk On Chip）和我們通常用的“閃盤”，可以線上擦除。

作者：玩轉Linux核心
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來源：知乎
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一、基礎知識

CPU快取是什麼？

CPU快取（Cache Memory）是位於CPU與記憶體之間的臨時儲存器，它的容量比記憶體小的多但是交換速度卻比記憶體要快得多。CPU快取記憶體的出現主要是為了解決CPU運算速度與記憶體讀寫速度不匹配的矛盾，因為CPU運算速度要比記憶體讀寫速度快很多，這樣會使CPU花費很長時間等待資料到來或把資料寫入記憶體。在快取中的資料是記憶體中的一小部分，但這一小部分是短時間內CPU即將訪問的，當CPU呼叫大量資料時，就可先快取中呼叫，從而加快讀取速度。

當CPU需要讀取資料並進行計算時，首先需要將CPU快取中查到所需的資料，並在最短的時間下交付給CPU。如果沒有查到所需的資料，CPU就會提出“要求”經過快取從記憶體中讀取，再原路返回至CPU進行計算。而同時，把這個資料所在的資料也調入快取，可以使得以後對整塊資料的讀取都從快取中進行，不必再呼叫記憶體。

快取大小是CPU的重要指標之一，而且快取的結構和大小對CPU速度的影響非常大，CPU內快取的執行頻率極高，一般是和處理器同頻運作，工作效率遠遠大於系統記憶體和硬碟。實際工作時，CPU往往需要重複讀取同樣的資料塊，而快取容量的增大，可以大幅度提升CPU內部讀取資料的命中率，而不用再到記憶體或者硬碟上尋找，以此提高系統性能。但是從CPU芯片面積和成本的因素來考慮，快取都很小。

大家都知道現在CPU的多核技術，都會有幾級快取，現在的CPU會有三級記憶體（L1，L2， L3），如下圖所示：

CPU一級快取、二級快取、三級快取是什麼意思？

一級快取（L1 Cache）

CPU一級快取，就是指CPU的第一層級的快取記憶體，主要當擔的工作是快取指令和快取資料。一級快取的容量與結構對CPU效能影響十分大，但是由於它的結構比較複雜，又考慮到成本等因素，一般來說，CPU的一級快取較小，通常CPU的一級快取也就能做到256KB左右的水平。

二級快取（L2 Cache）

CPU二級快取，就是指CPU的第二層級的快取記憶體，而二級快取的容量會直接影響到CPU的效能，二級快取的容量越大越好。例如intel的第八代i7-8700處理器，共有六個核心數量，而每個核心都擁有256KB的二級快取，屬於各核心獨享，這樣二級快取總數就達到了1.5MB。

三級快取（L3 Cache）

CPU三級快取，就是指CPU的第三層級的快取記憶體，其作用是進一步降低記憶體的延遲，同時提升海量資料量計算時的效能。和一級快取、二級快取不同的是，三級快取是核心共享的，能夠將容量做的很大。

其中：

L1快取分成兩種，一種是指令快取，一種是資料快取。L2快取和L3快取不分指令和資料。
L1和L2快取在每一個CPU核中，L3則是所有CPU核心共享的記憶體。
L1、L2、L3的越離CPU近就越小，速度也就越快，越離CPU遠，速度也越慢。

再往後面就是記憶體，記憶體的後面就是硬碟。我們來看一些他們的速度

L1的存取速度：4個CPU時鐘週期
L2的存取速度：11個CPU時鐘週期
L3的存取速度：39個CPU時鐘週期
RAM記憶體的存取速度：107個CPU時鐘週期

我們可以看到，L1的速度是RAM的27倍，L1和L2的存取大小基本上是KB級的，L3則是MB級別的。例如，Intel Core i7-8700K,是一個6核的CPU，每核上的L1是64KB（資料和指令各32KB）,L2是256K，L3有2MB。

我們的資料從記憶體向上，先到L3，再到L2，再到L1，最後到暫存器進行計算。那麼，為什麼會設計成三層？這裡有以下幾方面的考慮：

物理速度，如果要更大的容量就需要更多的電晶體，除了晶片的體積會變大，更重要的是大量的電晶體會導致速度下降，因為訪問速度和要訪問的電晶體所在的位置成反比。也就是當訊號路徑變長時，通訊速度會變慢，這就是物理問題。

另外一個問題是，多核技術中，資料的狀態需要在多個CPU進行同步。我們可以看到，cache和RAM的速度差距太大。所以，多級不同尺寸的快取有利於提高整體的效能。

這個世界永遠是平衡的，一面變得有多光鮮，另一方面也會變得有多黑暗，建立多級的快取，一定就會引入其它的問題。這裡有兩個比較重要的問題。

一個是比較簡單的快取命中率的問題，另一個是比較複雜的快取更新的一致性問題

尤其是第二個問題，在多核技術下，這就很像分散式系統了，要面對多個地方進行更新。

二、快取命中

首先，我們需要了解一個術語Cache Line。快取基本上來說就是把後面的資料載入到離自己最近的地方，對於CPU來說，它是不會一個位元組一個位元組的載入的。因為這非常沒有效率，一般來說都是要一塊一塊的載入的，對於這樣一塊一塊的資料單位，術語叫“Cache Line”。一般來說，一個主流的CPU的Cache Line是64 Bytes(也有的CPU用32Bytes和128Bytes),64Bytes也就是16個32位的數字,這就是CPU從記憶體中撈資料上來的最小資料單位。比如：Cache Line是最小單位（64Bytes），所以先把Cache分佈多個Cache Line。比如：L1有32KB，那麼 32KB/64B = 512個Cache Line。

快取需要把記憶體裡的資料放進來，英文叫CPU Associativity，Cache的資料放置策略決定了記憶體中的資料會拷貝到CPU Cache中的哪個位置上，因為Cache的大小遠遠小於記憶體，所以，需要有一種地址關聯演算法，能夠讓記憶體中的資料被對映到Cache中。這個就有點像記憶體地址從邏輯地址到實體地址的對映方法。但是不完全一樣。

基本上會有以下的一些方法

任何一個記憶體的資料可以被快取在任何一個Cache Line裡，這種方法是最靈活的，但是，如果我們要知道一個記憶體是否存在於Cache中。我們就需要進行O(n)複雜度的Cache遍歷，這是沒有效率的。

另一種方法，為了降低快取搜尋演算法的時間複雜度，我們要使用像hash table這樣的資料結構，最簡單的hash table就是“求模運算”。比如，我們的L1 Cache有512個Cache Line,那麼公式就是(記憶體地址 mod 512) *64就可以直接找到所在的Cache地址的偏移了。但是，這樣的方式需要程式對記憶體地址的訪問非常的平均，不然會造成嚴重地衝突。所以，這成了一個非常理想的情況了。

為了避免上述的兩種方案的問題，於是就要容忍一定的hash衝突，也就出現了N-Way關聯。也就是把連續的N個Cache Line綁成一組，然後，先找到相關的組，然後再在組內找到相關的Cache Line。這叫Set Associativity。如下圖所示

對於 N-Way 組關聯，可能有點不好理解。這裡舉個例子，並多說一些細節（不然後面的程式碼你會不能理解），Intel 大多數處理器的L1 Cache都是32KB，8-Way 組相聯，Cache Line 是64 Bytes。這意味著

32KB的可以分成，32KB / 64 = 512 條 Cache Line；

因為有8 Way，於是會每一Way 有 512 / 8 = 64 條 Cache Line；

於是每一路就有 64 x 64 = 4096 Byts 的記憶體。

為了方便索引記憶體地址

Tag：每條 Cache Line 前都會有一個獨立分配的 24 bits來存的 tag，其就是記憶體地址的前24bits；
Index：記憶體地址後續的6個bits則是在這一Way的是Cache Line 索引，2^6 = 64 剛好可以索引64條Cache Line；
Offset：再往後的6bits用於表示在Cache Line 裡的偏移量

索引過程如下圖所示：

當拿到一個記憶體地址的時候，先拿出中間的 6bits 來，找到是哪組；

然後在這一個8組的cache line中，再進行O(n) ，n=8 的遍歷，主是要匹配前24bits的tag。如果匹配中了，就算命中，如果沒有匹配到，那就是cache miss，如果是讀操作，就需要進向後面的快取進行訪問了。L2和L3同樣是這樣的演算法。而淘汰演算法有兩種，一種是隨機，另一種是LRU。

這也意味著：

L1 Cache 可對映 36bits 的記憶體地址，一共 2^36 = 64GB的記憶體

當CPU要訪問一個記憶體的時候，通過這個記憶體中間的6bits 定位是哪個set，通過前 24bits 定位相應的Cache Line。

就像一個hash Table的資料結構一樣，先是O(1)的索引，然後進入衝突搜尋。因為中間的 6bits決定了一個同一個set，所以，對於一段連續的記憶體來說，每隔4096的記憶體會被放在同一個組內，導致快取衝突。

此外，當有資料沒有命中快取的時候，CPU就會以最小為Cache Line的單元向記憶體更新資料。當然，CPU並不一定只是更新64Bytes，因為訪問主存實在是太慢了，所以，一般都會多更新一些。好的CPU會有一些預測的技術，如果找到一種pattern的話，就會預先載入更多的記憶體，包括指令也可以預載入。這叫 Prefetching 技術。比如，你在for-loop訪問一個連續的陣列，你的步長是一個固定的數，記憶體就可以做到prefetching。

瞭解這些細節，會有利於我們知道在什麼情況下有可以導致快取的失效。

三、快取一致

對於主流的CPU來說，快取的寫操作基本上是兩種策略

Write Back：寫操作只在Cache上，然後再flush到記憶體上
Write Through：寫操作同時寫到cache和記憶體上。

為了提高寫的效能，一般來說，主流的CPU（如：Intel Core i7/i9）採用的是Write Back的策略，因為直接寫記憶體實在是太慢了。

好了，現在問題來了，如果有一個數據 x 在 CPU 第0核的快取上被更新了，那麼其它CPU核上對於這個資料 x 的值也要被更新，這就是快取一致性的問題。

一般來說，在CPU硬體上，會有兩種方法來解決這個問題：

Directory 協議。這種方法的典型實現是要設計一個集中式控制器，它是主儲存器控制器的一部分。其中有一個目錄儲存在主儲存器中，其中包含有關各種本地快取內容的全域性狀態資訊。當單個CPU Cache 發出讀寫請求時，這個集中式控制器會檢查併發出必要的命令，以在主存和CPU Cache之間或在CPU Cache自身之間進行資料同步和傳輸。
Snoopy 協議。這種協議更像是一種資料通知的匯流排型的技術。CPU Cache通過這個協議可以識別其它Cache上的資料狀態。如果有資料共享的話，可以通過廣播機制將共享資料的狀態通知給其它CPU Cache。這個協議要求每個CPU Cache 都可以“窺探”資料事件的通知並做出相應的反應。如下圖所示，有一個Snoopy Bus的匯流排。

因為Directory協議是一箇中心式的，會有效能瓶頸，而且會增加整體設計的複雜度。而Snoopy協議更像是微服務+訊息通訊，所以，現在基本都是使用Snoopy的匯流排的設計。

在分散式系統中我們一般用Paxos/Raft這樣的分散式一致性的演算法。而在CPU的微觀世界裡，則不必使用這樣的演算法。因為CPU的多個核的硬體不必考慮網路會斷會延遲的問題。所以，CPU的多核心快取間的同步的核心就是要管理好資料的狀態就好了。

這裡介紹幾個狀態協議，先從最簡單的開始，MESI協議，這個協議跟那個著名的足球運動員梅西沒什麼關係，其主要表示快取資料有四個狀態：Modified（已修改）, Exclusive（獨佔的）,Shared（共享的），Invalid（無效的）。

MESI 這種協議在資料更新後，會標記其它共享的CPU快取的資料拷貝為Invalid狀態，然後當其它CPU再次read的時候，就會出現 cache miss 的問題，此時再從記憶體中更新資料。從記憶體中更新資料意味著20倍速度的降低。我們能不能直接從我隔壁的CPU快取中更新？是的，這就可以增加很多速度了，但是狀態控制也就變麻煩了。還需要多來一個狀態：Owner(宿主)，用於標記，我是更新資料的源。於是，出現了 MOESI 協議。

MOESI協議允許 CPU Cache 間同步資料，於是也降低了對記憶體的操作，效能是非常大的提升，但是控制邏輯也非常複雜。

順便說一下，與 MOESI 協議類似的一個協議是 MESIF，其中的 F 是 Forward，同樣是把更新過的資料轉發給別的 CPU Cache 但是，MOESI 中的 Owner 狀態和MESIF 中的 Forward 狀態有一個非常大的不一樣—— Owner狀態下的資料是dirty的，還沒有寫回記憶體，Forward狀態下的資料是clean的，可以丟棄而不用另行通知。

需要說明的是，AMD用MOESI，Intel用MESIF。所以，F 狀態主要是針對 CPU L3 Cache 設計的（前面我們說過，L3是所有CPU核心共享的）。

四、程式效能

瞭解了我們上面的這些東西后，我們來看一下對於程式的影響。

示例一

首先，假設我們有一個64M長的陣列，設想一下下面的兩個迴圈：

       const int LEN = 64*1024*1024;
       int *arr = new int[LEN];

          for (int i = 0; i < LEN; i += 2) arr[i] *= i;

          for (int i = 0; i < LEN; i += 8) arr[i] *= i;

按我們的想法，第二個迴圈要比第一個迴圈少4倍的計算量。其應該要快4倍的。但實際跑下來並不是，在我的機器上，第一個迴圈需要128毫秒，第二個迴圈則需要122毫秒，相差無幾。這裡最主要的原因就是 Cache Line，因為CPU會以一個Cache Line 64Bytes最小時單位載入，也就是16個32bits的整型，所以，無論你步長是2還是8，都差不多。而後面的乘法其實是不耗CPU時間的。

示例二

接下來，我們再來看個示例。下面是一個二維陣列的兩種遍歷方式，一個逐行遍歷，一個是逐列遍歷，這兩種方式在理論上來說，定址和計算量都是一樣的，執行時間應該也是一樣的。

const int row = 1024;
const int col = 512

int matrix[row][col];
//逐行遍歷
int sum_row=0;
for(int _r=0; _r<row; _r++) {
    for(int _c=0; _c<col; _c++){
        sum_row += matrix[_r][_c];
    }
}
//逐列遍歷
int sum_col=0;
for(int _c=0; _c<col; _c++) {
    for(int _r=0; _r<row; _r++){
        sum_col += matrix[_r][_c];
    }
}

然而，並不是，在我的機器上，得到下面的結果。

逐行遍歷：0.083ms
逐列遍歷：1.072ms

執行時間有十幾倍的差距。其中的原因，就是逐列遍歷對於CPU Cache 的運作方式並不友好，所以，付出巨大的代價。

示例三

接下來，我們來看一下多核下的效能問題，參看如下的程式碼。兩個執行緒在操作一個數組的兩個不同的元素（無需加鎖），執行緒迴圈1000萬次，做加法操作。在下面的程式碼中，我高亮了一行，就是p2指標，要麼是p[1]，或是 p[30]，理論上來說，無論訪問哪兩個陣列元素，都應該是一樣的執行時間。

 void fn (int* data) {
    for(int i = 0; i < 10*1024*1024; ++i)
        *data += rand();
}
int p[32];
int *p1 = &p[0];
int *p2 = &p[1]; // int *p2 = &p[30];
thread t1(fn, p1);
thread t2(fn, p2);

然而，並不是，在我的機器上執行下來的結果是：

對於 p[0] 和 p[1] ：570ms
對於 p[0] 和 p[30]：105ms

這是因為 p[0] 和 p[1] 在同一條 Cache Line 上，而 p[0] 和 p[30] 則不可能在同一條Cache Line 上，CPU的快取最小的更新單位是Cache Line，所以，這導致雖然兩個執行緒在寫不同的資料，但是因為這兩個資料在同一條Cache Line上，就會導致快取需要不斷進在兩個CPU的L1/L2中進行同步，從而導致了5倍的時間差異。

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