• 在名為fa_tb.v的Verilog空白文件中輸入如下程式碼，並儲存。

`timescale 1ns / 1ns		//設定時間單位和時間精度，時延單位為1ns，時延精度為1ns
module fa_tb;				//待測試的加法器模組
	reg a,b,cin;			//資料輸入
	wire sum,cout;			//輸出訊號
	parameter DELAY=50;		//設定延遲引數為50 
	
	fa u_fa(				//例化被測試模組
			a,
			b,
			cin,
			sum,
			cout
	);
	
	initial 		//使用initial過程快定義激勵訊號波形
		begin		//使用begin-end控制語句
			a = 1'b0; b = 1'b0; cin = 1'b0;		  //初始化輸入，被加數a被賦值為0,加數b被賦值為0,
            									  //進位輸入c被賦值為0，
            									  //此時加和sum和進位輸出cout都應該為0
			#DELAY a = 1'b1; b = 1'b0; cin = 1'b0;//在50ns時，被加數a被賦值為1，加數b被賦值為0,
            									  //進位輸入c被賦值為0，此時加和sum應該為1，
            									  //進位輸出cout應該為0
			#DELAY a = 1'b0; b = 1'b1; cin = 1'b1;//在100ns時，被加數a被賦值為0，加數b被賦值為1,
            									  //進位輸入c被賦值為1，此時加和sum應該為0，
            									  //進位輸出cout應該為1
			#DELAY a = 1'b1; b = 1'b1; cin = 1'b0;//在150ns時，被加數a被賦值為1，加數b被賦值為1,
            									  //進位輸入c被賦值為0，此時加和sum應該為0，
            									  //進位輸出cout應該為1
			#DELAY a = 1'b1; b = 1'b1; cin = 1'b1;//在200ns時，被加數a被賦值為1，加數b被賦值為1,
           										  //進位輸入c被賦值為1，此時加和sum應該為1，
            									  //進位輸出cout應該為1
			#DELAY $stop;						  //在250ns時，執行$stop系統任務，停止模擬
		end
    initial	$monitor($time,,,"a=%b,b=%b,cin=%b,sum=%b,cout=%b",a,b,cin,sum,cout);
    											//執行monitor系統任務，設定顯示結果的格式
endmodule

這裡，對test bench的編寫需要做以下說明：

（1）timescale是時間標尺定義語句，用於定義模組的時間單位和時間精度，其格式為`timescale<time_unit>/<time_precision>，時間精度的設定會影響模擬時間，因此建議將時間精度設定大一些。

延時的表示有多種方法，上述程式碼中先定義了一個引數parameter DELAY=50，在測試模組中用#DELAY來表示延遲時間，這些延遲的具體時間由時間定義語句`timescale來確定。如#DELAY a = 1'b0; b = 1'b1; cin = 1'b1表示每執行一次 #DELAY 語句，延時 50 ns，然後對激勵訊號a、b、cin賦新的值。還可以不定義parameter DELAY引數，而是直接在測試模組中使用#50 來表示延遲時間。

（2）Verilog HDL語言中預先定義了一些任務和函式，用於完成一些特殊的功能，它們被稱為系統任務和系統函式，系統任務和系統函式主要用於模擬。如本例中使用到的功能有：$$%$stop、$$%$time、$$%$monitor。

系統任務和系統函式一般以“$”開頭，在initial或always塊中進行呼叫，使用者還可以通過程式語言介面（PLI）將自己定義的系統任務和系統函式加到語言中，進行除錯和模擬。

下面將簡單說明幾個系統任務和系統函式的用法。

• $$%$stop與$$%$finish——用於對模擬過程進行控制，表示中斷模擬和結束模擬。當模擬執行到$$%$stop語句時，將暫停模擬，此時設計者可以輸入命令，對模擬器進行互動控制；當模擬執行到$$%$finish語句時，則終止模擬，結束整個模擬過程，返回主系統。兩者的使用格式為

  $stop；
  $stop（n);
  $finish；
  $finish（n);
  

  n是引數，可以是0，1，2等值，0表示不輸出任何資訊；1表示給出模擬時間和位置；2表示給出模擬時間和位置，還有 其他一些執行統計資料；如果不帶引數，則預設引數值為1.

• $$%$time與$$%$realtime——屬於顯示模擬時間標度的系統函式，呼叫時都返回當前時刻距離模擬開始時刻的時間量值，不同的是$$%$time函式以64位整數值的形式返回模擬時間，$$%$realtime函式以實數型資料返回模擬時間。

• $$%$monitor與$$%$strobe——提供監控和輸出引數列表中字元或變數的值的功能，兩者所不同的是$$%$monitor相當於一個持續監聽器，一旦被呼叫，只要輸出變數列表中的任何變數發生變化，則系統將按照$$%$monitor語句中規定的格式將結果輸出一次；而$$%$strobe只有在模擬時間發生改變時，並且所有事件處理完畢後，才輸出結果，更多用來顯示用非阻塞方式賦值的變數的值。兩者的使用格式為

  $monitor(“格式控制符”，輸出變數名列表);
  $strobe(“格式控制符”，輸出變數名列表);
  

  以上例中的 程式碼為例，

  $monitor($time,,,"a=%b,b=%b,cin=%b,sum=%b,cout=%b",a,b,cin,sum,cout); //每次a,b,cin訊號的值發生變化都會啟用上面的語句，並顯示當前的模擬時間、二進位制格式的a,b,cin,sum,cout訊號。
  

  顯示的訊號還可以是十六進位制、八進位制等，關於訊號的格式控制符可以查看錶4.1.

  表4.1 格式控制符

3. 新增測試檔案

• 點選Assignments --> Settings，如圖4.4；然後選中Simulation欄，Tool name選擇ModelSim-Altera，然後選擇新建Test Bench檔案，如圖4.5所示的步驟。