任務安排：基於Cyclone IV的基本代碼編寫及硬件實現；

1：Verilog hdl的運算符

2.簡單程序編寫；（輸入利用接口key，ckey，輸出利用led可以直接觀測到輸出結果）

2.1與門

module ND(a,b,c);
input a,b;
output c;
assign c=a&b;
endmodule

2.2與非門

module NAND(a,b,c)
input a,b;
output c;
assign c=~(a&b);
endmodule

2.3二選一

module mux1_2(a,b,c,d);
 
input a,b,sel;
output d;
assign d=sel?a:b;
endmodule

2.4解碼器

 1 module decoder(I,enable,Y);
 2 input [1:0] I;
 3 input enable;
 4 output [3:0] Y;
 5 reg [3:0] Y;
 6 
 7 always@(I,enable)
 8  begin
 9    if (enable)   Y=4‘b1111;
10    else 
11       case(I)
12       2‘b00: Y=4‘b1110;
13       2‘b01: Y=4‘b1101;
 
14       2‘b10: Y=4‘b1011;
15       2‘b11: Y=4‘b0111;
16       default: Y=4‘b1111;
17       endcase
18  end
19 endmodule

2017.08.27