1. 程式人生 > >vivado 使用小紀

vivado 使用小紀

全局 時延 正常 local cal rcc 無法 外部 加載

1、使用FPGA做為外部控制器的總線譯碼時,將總線時鐘接在全局時鐘腳上(MRCC),就算接在了局部時鐘(SRCC)上,也要通過BUFG轉為全局時鐘走線,否則會因為local clk到各部分的時延較大引起各種問題(時序不穩、觀測信號無法正常加載等,血淚教訓!)

2、VIO使用時要註意IO及信號走向要在同一時鐘域,一個VIO的信號跨時鐘域會帶來不可預知的問題(時序、時序!!!)

vivado 使用小紀