FPGA-06-（任務01）設計一個三位二進位制減法計數器

阿新 • • 發佈：2018-11-17

module jianfaqi(
RST,//復位端
CLK,//時鐘輸入端
Q,//計數輸出端
);
   input RST;
   input CLK;

   output reg [2:0]Q;

   always @( posedge CLK or negedge RST )
   begin
       if (RST==0)
           Q <= 3'b000;
       else
           Q <= Q - 1'b1;
   end
endmodule

模擬的時序圖：

FPGA-06-（任務01）設計一個三位二進位制減法計數器

module jianfaqi( RST,//復位端 CLK,//時鐘輸入端 Q,//計數輸出端 ); input RST; input CLK; &nbs

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