在現代高速數位電路的設計過程中，工程師總是不可避免的會與DDR或者DDR2，SDRAM打交道。DDR的工作頻率很高，因此，DDR的佈線（或者Layout）也就成為了一個十分關鍵的問題，很多時候，DDR的佈線直接影響著訊號完整性。下面本文針對DDR的佈線問題（Layout）進行討論。

訊號引腳說明

VSS為數字地，VSSQ為訊號地，若無特別說明，兩者是等效的。VDD為器件核心供電，VDDDQ為器件的DQ和I/O供電，若無特別說明，兩者是等效的。

對於DRAM來說，定義訊號組如下：

• 數字訊號組DQ，DQS，xDM，其中每個位元組又是內部的一個通道Lane組，如DQ0~DQ7，DQS，LDM為一個訊號組。
• 地址訊號組：ADDRESS
• 命令訊號組：CAS#，RAS#，WE#
• 控制訊號組：CS#，CKE
• 時鐘訊號組：CK，CK#

印製電路板疊層，PCB Stackups

推薦使用6層電路板，分佈如下：

• 電路板的阻抗控制在50~60ohm
•  印製電路板的厚度選擇為1.57mm(62mil)
• 填充材料Prepreg厚度可變化範圍是4~6mil
• 電路板的填充材料的介電常數一般變化範圍是3.6~4.5，它的數值隨著頻率，溫度等因素變化。FR-4就是一種典型的介電材料，在100MHz時的平均介電常數為4.2。推薦使用FR-4作為PCB的填充材料，因為它便宜，更低的吸溼效能，更低的電導性。

一般來說，DQ，DQS和時鐘訊號線選擇VSS作為參考平面，因為VSS比較穩定，不易受到干擾，地址/命令/控制訊號線選擇VDD作為參考平面，因為這些訊號線本身就含有噪聲。

電路板的可擴充套件性

根據JEDEC標準，不同容量的記憶體晶片一般引腳相容，為了實現電路板的可擴充套件性，可以做如下處理，如128Mb與256Mb的相容應用。

未用的DQ引腳

對於x16的DDR器件來說，未用的引腳要作一定的處理。例如x16的DDR來說，DQ15：DQ8未用，則處理如下，將相關的UDM/DQMH拉高用來遮蔽DQ線，DQ15：DQ8通過1~10k的電阻接地用來阻止迸發寫時的噪聲。

端接技術

序列端接，主要應用在負載DDR器件不大於4個的情況下。

對於雙向I/O訊號來說，例如DQ，序列端接電阻Rs放置在走線的中間，用來抑制振鈴，過沖和下衝。

對於單向的訊號來說，例如地址線，控制線，序列端接電阻放置在走線中間或者是訊號的傳送端，推薦放置在訊號的傳送端。

說明：DDR的CK與CK# 是差分訊號，要用差分端接技術。

並行端接，主要應用在負載SDRAM器件大於4個，走線長度>2inch，或者通過模擬驗證需要並行端接的情況下。

並行端接電阻Rt取值大約為2Rs，Rs的取值範圍是10~33ohm，故Rt的取值範圍為22~66ohm。

如果有必要的話，所有DDR的資料，地址，命令，控制線都是SSTL_2介面，要使用single-ended Parallel Termination，如上圖。CKE也可以使用這種端接。

導線寬度和間距：

導線間距和導線寬度S1，S2，S3的定義如下：

• S1表示同一訊號組內兩相鄰導線之間的間距
• S2表示不同訊號組之間兩相鄰導線之間的間距
• S3表示導線的寬度

導線寬度選擇為：

導線間距選擇：

幾點說明：

1. DQS一般佈線的位置是資料訊號組內同一訊號組中DQ走線的中間，因此DQS與DQS之間的間距一般不提
2. DQS與時鐘訊號線不相鄰
3. 為了避免串擾，資料訊號組與地址/命令/控制訊號組之間的走線間距至少20mil，建議它們在不同的訊號層走線
4. 時鐘訊號組走線儘量在內層，用來抑制EMI

導線走線長度

所有DDR的差分時鐘線CK與CK#必須在同一層佈線，誤差+-20mil，最好在內層佈線以抑制EMI。如果系統有多個DDR器件的話，要用阻值100~200ohm的電阻進行差分端接。

(1) 若時鐘線的分叉點到DDR器件的走線長度<1000mil，要使用100~120ohm的差分端接，如下圖：

(2) 若時鐘線的分叉點到DDR器件的走線長度>1000mil，要使用200~240ohm的電阻差分端接，因為兩個200~240ohm的電阻並聯值正好為100~120ohm。如下圖所示。

• 資料訊號組的走線長度與時鐘訊號線的誤差為+-500mil，組內同一通道的訊號線走線誤差為+-50mil，從而可以得到，組內不同通道的走線誤差為+-1000mil，相同通道的DQS一般走線在DQ中間
• 地址線/命令/控制訊號線與時鐘訊號走線的誤差為+-400mil，組內走線誤差為+-50mil
•  所有訊號的走線長度控制在2inch(5cm)最好

去耦電容

• 推薦使用低ESL(2nH)的電容，大小在0.01uF~0.22uF，其中0.01uF針對高頻，0.22uF針對低頻
• 建議使用鉭電容。相對於電解電容來說，雖然它比較貴，但它具有較好的穩定性，較長的使用週期。一般電解電容隨著使用時間的加長，效能下降較多

參考電壓

對於較輕的負載(<4DDR器件)，可使用下圖的方法：

對於較重的負載(>4 DDR器件)，可使用IC來產生VREF。IC內部集成了兩種電壓VTT和VREF，其中VTT在重負載的情況下最高電流可達3.5A，平均電流為0A，VREF的電流比較小，一般只有3mA左右。

VREF走線控制

具體如下圖所示：

DDR的VTT設計

當資料線地址線負載較重時，VTT的暫態電流峰值可達到3.5A左右，這種暫態電流的平均值為0A。一些情況下不需要VTT技術(並行端接)。

• 系統中有2個或更少的DDR
• 總線上需要的電流不是很高，中等左右
• 通過模擬驗證不需要

VTT電壓的產生一般用IC，廠商包括：Intersilm Philips, Semiconductors, Fairchild, National, TI等等。

選用了IC實現VTT，推薦使用下面的原則：

• VTT用Rt端接地址/控制/命令訊號線，端接資料訊號組VTT=VDDQ/2
• VTT並不端接時鐘訊號線，時鐘訊號線使用前面說的差分端接技術
• VTT與VREF走線/平面在同一層，必須具有150mil的距離，推薦它們在不同層
• VTT走線/平面需要至少2個4~7uF的解耦電容，2個100uF的電容。具體放置位置是VTT的兩個端點（at each end）
• VTT表面走線寬度至少150mil，推薦250mil
• 上電時序：VTT開始上電必須在VDDQ之後，避免器件latch-up，推薦VTT和VREF同時上電
• 如果走線要分支的話，建議使用T型分支。具體見下圖