當對目標模組進行RTL描述後，習慣先會用Modelsim做一下功能模擬。當我們寫好Tensbench檔案，直接在Modelsim SE中對原始檔（design和Testbench）進行編譯時，如果原始檔中存在相應的語法錯誤或者邏輯錯誤，一般都會提示錯誤大概存在於哪一行，我們找到對應的行修改程式碼就行了。但是對於有些錯誤，比如語句中誤輸入了中文字元（像中文空格），Modelsim編譯器只是提示出錯，但是不提示錯誤所在的行數，這樣就不利於我們查錯。後來我重新在Quartus II中對原始檔進行編譯，此時不僅可以提示出錯，還可以顯示錯誤所在的行數，然後刪除修改錯誤行所在的程式碼，再把程式碼拿到Modelsim SE中編譯就通過了。

      所以通過這個例項，可以看出在編譯原始檔（Verilog/VHDL）時，Quartus II的功能還是更加強大一下。所以我建議，以後在做前模擬之前，讓原始檔在Quartus II中編譯通過之後，再拿到Modelsim中做編譯，再模擬。