IC攻城獅求職寶典 EKW-模擬版圖面試題答案
? 通用問題
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MOS（metal oxide semiconductor金屬氧化物半導體），按制程可以分為哪幾種？ 筆試題
? Pmos:在MOS制程技術中是最簡單，所以被應用的最早。是利用空穴來導電，速度較慢。
? Nmos:利用電子來做傳導的工作，因為電子的漂移速度約為空穴的二至三倍，因此在相同的條件下，nMOS制程的電路可以工作得比pMOS快。
? Cmos：同時包含了nMOS和pMOS，因此制程技術變得較為復雜。通常在CMOS電路中成對的包含nMOS和pMOS晶體管，在穩態時只有一組晶體管能夠導通，所以可以說沒有靜態功率消耗（statIC power）,是目前最省功率的一種電路，現今流行的技術之一。 -
請簡述版圖工作流程？筆試題、面試題
? 首先和相關同事溝通了解項目相關的信息，如工藝信息，項目路徑信息，人員信息，封裝信息等。然後建立工作環境，包括添加基礎庫，建立自己的工作庫，調整display，bindkey等。工作環境建立好後，先和top layout溝通，看看他對我的工作安排是什麽，如果是做Floor plan就快速的用XL工具配合TOP出個按TOP要求的版圖。如果是其他工作都保證一個原則，先溝通，在工作，防止我自己因為對要求的不清晰，導致工作質量不達標，進行的反復工作。 -
請簡述一個版圖cell的工作流程？越詳細越好。筆試題、面試題
? 首先和TOP layout進行溝通，了解TOP對這個cell的形狀，位置，SIZE要求和這個工藝的一些特別註意的點，（這些TOP一般都會比我清楚，比如是否有輔助網表啊），然後在TOP Floor plan上去觀察這個cell的位置，看看是不是靠近芯片邊緣，或者靠近PAD，是不是需要註意應力壓力等。? 其次：分析電路，如果是數字電路還好，用標準單元畫好，註意面積盡量小和防止Latch up，電源、地線要夠寬就好了。如果模擬電路，要和電路溝通好，哪些地方需要匹配，匹配的要求有多高，要不要加dummy等，有哪些關鍵信號線，或者噪聲線要註意匹配。
? 最後，先完成cell的Floor plan給TOP layout簡單看一下，沒有問題，再進行版圖優化，連線，驗證。連線的時候要註意把能做的地方都盡量用metal option的metal 層進行連線。 - 請說一下從項目開始到版圖tapeout的工作流程，越詳細越好？筆試題、面試題
? 了解項目相關信息：首先和相關同事溝通了解項目相關的信息，如工藝信息，項目路徑信息，design rule文檔，驗證文件路徑，人員信息，封裝信息等。? 建立工作環境：包括添加基礎庫，建立自己的工作庫，調整display，bindkey等。然後熟悉一下基礎庫，進行簡單的rule的驗證。
? 完成Floor plan：先做版圖示意圖，（版圖示意圖有可能電路做也可能是layout做，）進行FLoorplan的時候要先放PAD，確保封裝可行，同時把ESD的面積要先占了，先和電路溝通，按電路要求擺放cell位置，然後註意cell的屬性，把噪聲cell和模擬cell分開，模擬cell盡量放到芯片的中間，特別是BG等重要cell，不可以放到芯片的邊緣。和電路協商後，調整cell位置，確定cell位置。同時安排人員進行cell Floor plan，調出來cell的Floor plan，預估面積，調整cell的形狀。進行電源，地線，大電流metal路徑初步規劃，完成初步的FLoorplan。
? 完成cell版圖：根據人員的能力安排同事進行cell，安排的時候要把cell的註意點，和同事交代一下，在同事完成cell的布局的時候，如何TOP Floor plan有變化，要隨時和同事溝通，盡量把效率最大化，減少反復工作的出現。在cell完成時候要檢查關鍵點是否符合電路要求。比如匹配畫的是否夠好。
? cell review：根據cell的完成和電路的改動，優化FLoorplan。一邊畫，一邊根據實際情況進行優化，在cell都完成後進行cell review。
? 連線：信號線要註意敏感線，噪聲線，和需要單獨隔離的線的屏蔽。電源、地線走線要註意盡量寬，走線連接模塊註意網格和樹形連接，跳線註意孔的個數盡量8個以上，大電流的地方註意過電流能力計算。最後最好在線的上面用test標註線的名字，我覺的這是非常好的習慣，方便連接的準確性，減少LVS錯誤，同時方便查看線的隔離做的好壞，也方便電路看版圖的時候找線方便。
? 過驗證：過DRC，LVS，ANT驗證，同時如果有些無法解除的錯要和電路，工藝方面溝通是否可以wave掉，比如destiny問題。選擇我們自己加dummy還是工藝廠加。
? Checklist： 完成TOP後，要用checklist文件進行復查，防止人為的一些低級錯誤的發生。
? TOP view：版圖準備好，要和項目組相關人員開一個TOP view會議，在把關鍵的問題，也就是checklist文檔上問題，主要還是ESD，Latchup等相關的地方，還有封裝等在確認一下，如果有要改的就優化一些。
? Tapeout： 按照公司的流程，導出數據。
? Crosscheck： 按照公司流程，做數據復查。沒有問題整個流程就完成了。
? 工藝&工具&rule相關問題
- 請簡述工藝流程？
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N阱CMOS工藝基本流程？ 筆試題
? 第一版，N阱掩膜，在P型襯底上制作N阱。
? 第二版，有源區掩膜，確定有源區，完成場氧和柵氧生成。
? 第三版，多晶光刻掩膜，制作多晶矽柵極和多晶矽電阻。
? 第四版，P+參雜掩膜，制作PMOS管的源，漏和Psub的襯底接觸。
? 第五版，N+參雜掩膜，制作NMOS管的源，漏和Nsub的襯底接觸。
? 第六版，接觸孔
? 第七版，金屬，用於內部互連。
? 第八版，鈍化層光刻掩膜，光刻出芯片的壓焊區。 - 用過哪些工具？如果沒有用過公司的工具怎麽辦？面試題
? 畫圖工具Virtuoso IC61 IC51 XL。
? 驗證工具calibre
? 我對自己有自信，工具應用的原理都是一樣的，我相信畫過一個項目後就可以掌握了。 -
做過哪些工藝？這些工藝都有什麽特點？面試題
? 培訓的時候只用過smic.18的工藝，因為是培訓，工藝學習不重點，但我自己簡單的講究了一下，覺的工藝支持不太好，desgin rule感覺有點亂，沒有目錄，同時器件的PDK有點亂，完全一樣的器件有兩種PDK電路和版圖，版圖完全一樣，model調的也一樣，但是LVS只認其中一種加輔助網表的。優點是器件分的很清楚，應該對電路各種情況的應用支持比較好。 -
了解rule文件嗎，知道怎麽看desgin rule，快速了解相關信息嗎？面試題
? 基本知道，最主要的就是desgin rule文件，基本把我們需要用的信息都包含了，比如drc 間距，電流密度，metal的過電流能力等。
? 在EKW的培訓中學習了，如何看規則文件，如何快速的查找自己需要的信息。如果有目錄就利用目錄，如果沒有就用find查找關鍵詞。比如grid，就直接FIND grid。 -
知道如何修改drc lvs rule文件嗎？筆試題、面試題
? 基本知道，但自己現在改還是有點困難，簡單的修改option沒有問題。比如TOP metal的選擇，厚鋁的選擇。
? 比如：修改器件精度，在LVS文件裏收索 tarce。
? 筆試題就是具體修改rule文件了，一般不考。 -
Cell，TOP電源線，地線如何規劃？面試題
? 模塊內電源、地線可以布局成網格狀。多條通路的並聯可以極大降低模塊內部的電源、地的寄生電阻，加大過電流能力。 同時將總線用多點，選擇中間位置連接到cell內部，也可以形成網格。
? TOP上，電源、地線樹形走線，由一個“粗壯”的總線，分支出多個較細的總線，一級一級分部就像樹分支一樣。 因為總線很寬所以寄生電阻會小。
? 同時要註意區分數字cell和模擬cell，要分別拉電源、地線，敏感的cell和噪聲cell要單獨重PAD拉電源、地線，來避免噪聲串擾。 -
如何降低Metal的Rdrop？筆試題、面試題
? 加寬，加厚metal：
同層次metal盡量拉寬，同時可以通過多根metal並聯的方式加寬 Metal來降低寄生電阻。 不同層次metal相互疊加走線。相當於加厚metal降低方塊電阻。
? 通過版圖畫法技巧來降低Metal的寄生電阻 ：
電源、地線樹形走線，由一個“粗壯”的總線，分支出多個較細的總線，一級一級分部就像樹分支一樣。 因為總線很寬所以寄生電阻會小。
模塊內電源、地線可以布局成網格狀。多條通路的並聯可以極大降低模塊內部的電源、地的寄生電阻，加大過電流能力。 同時將總線用多點，選擇中間位置連接到cell內部，也可以形成網格。
? 筆試題是計算通路的寄生電阻。 - 為什麽在電路設計中PMOS管的W值經常是Nmos管的2倍？筆試題、面試題
為什麽一個標準的反相器中P管的寬長比要比N管的大？
? 為了達到NMOS與PMOS的電流對稱性，所以要把PMOS的寬長比設的更大一些；
? 原因是PMOS溝道的空穴的遷移率遠遠小於NMOS溝道的電子的遷移率，在要求同樣的導電時間下，只有把PMOS的寬長比設的更大一些，才能達到要求！
IC攻城獅求職寶典 EKW-模擬版圖面試題答案