【VerilogHDL】Verilog開發流程

• 1.設計規範
• 2.文字編輯
• 3.功能模擬
• 4.邏輯綜合
• 5.佈局佈線
• 6.時序模擬
• 7.程式設計下載

1.設計規範

制定設計規格書，在任何設計中都是首先被完成的。主要是抽象描述帶設計數位電路的功能、介面和整體結構。在此，並不需要考慮結構將如何由具體硬體電路來實現。

2.文字編輯

用任何文字編輯器都可以進行，也可以用專用的HDL編輯環境。編輯完成後的檔案儲存為.v檔案。

3.功能模擬

將.v原始檔調入HDL模擬軟體進行功能模擬，檢查邏輯功能是否正確（也叫前模擬），對簡單的設計可以跳過這一步，只在佈線完成以後，進行時序模擬。如果發現錯誤，則返回第二步，進行除錯處理，知道正確為止。

4.邏輯綜合

將.v原始檔調入邏輯綜合軟體進行綜合，即把語言綜合成最簡的布林表示式和訊號的連線關係。邏輯綜合軟體會生成.edf(edif)的EDA工業標準檔案。
EDA：Electronics Design Automation，電子設計自動化。

5.佈局佈線

將.edf檔案調入CPLD/FPGA廠家提供的軟體中進行佈線，即把設計好的邏輯放到CPLD/FPGA內。
CPLD：Complex Programmable Logic Device，複雜可程式設計邏輯器件。
FPGA：Field－Programmable Gate Array，現場可程式設計邏輯閘陣列。

6.時序模擬

需要利用在佈局佈線中獲得的精確引數，用模擬軟體驗證電路的時序（也叫後模擬）。如果發現錯誤則返回第5步，或者第2步進行除錯處理，知道驗證結果正確為止。這樣的過程可能需要反覆多次，才能將錯誤完全排除。

7.程式設計下載

確認模擬無誤後，將檔案下載到晶片中。

完整流程圖如下所示。

引用文獻：
1.《精通Verilog HDL語言程式設計》，劉 波 編著，電子工業出版社，2007年5月第1次印刷。