模組的概念

模組（module）是verilog最基本的概念，是v設計中的基本單元，每個v設計的系統中都由若干module組成。

1、模組在語言形式上是以關鍵詞module開始，以關鍵詞endmodule結束的一段程式。

2、模組的實際意義是代表硬體電路上的邏輯實體。

3、每個模組都實現特定的功能。

4、模組的描述方式有行為建模和結構建模之分。

5、模組之間是並行執行的。

6、模組是分層的，高層模組通過呼叫、連線低層模組的例項來實現複雜的功能。

7、各模組連線完成整個系統需要一個頂層模組（top-module）。

無論多麼複雜的系統，總能劃分成多個小的功能模組。系統的設計可以按照下面三個步驟進行：

（1）把系統劃分成模組；

（2）規劃各模組的介面；

（3）對模組程式設計並連線各模組完成系統設計。

Verilog例化：

port_expr //位置關聯

.PortName (port_expr) //名稱關聯

定義模組：module Design(埠1，埠2，埠3……);

1）引用時，嚴格按照模組定義的埠順序來連線，不用標明原模組定義時規定的埠名。 Design u_1(u_1的埠1，u_1的埠 2，u_1的埠3，u_1的埠……)；//和Design對應

2）引用時用”.”符號，標明原模組定義時規定的埠名：

Design u_2(

.(埠1(u_1的埠1),

.(埠2(u_1的埠2),

.(埠3(u_1的埠3),

…… );

                                              //建議：在例化的埠對映中採用名字關聯，這樣，當被呼叫的模組管腳改變時不易出錯。