近期準備抽空準備做一個Verilog HDL 的簡單分享，以供初學者瞭解學習，技術認知有限，有錯誤處歡迎大家指出來一起交流。file:///C:\Users\ADMINI~1\AppData\Local\Temp\msohtmlclip1\01\clip_image001.gif 一、Verilog 語言簡介 1.硬體描述語言說明 概念：硬體描述語言（HardwareDiscription Language, HDL）以文字形式來描述數字系統硬體結構和行為，是一種用形式化方法來描述數位電路和系統的語言，可以從上層到下層逐漸描述自己的設計思想，即用一系列分層次的模組來表示複雜的數字系統，並逐層進行驗證模擬，再把具體的模組組合由綜合工具轉化成門級網路表，然後再利用佈局佈線工具把網路錶轉化為具體電路結構的實現。 優勢：文字形式描述，有利於將系統劃分子模組化，便於團隊開發，通用性和可移植性強。 2.Veriolg  VS  VHDL 水太深，沒學過VHDL，不敢妄加品論，想了解的可以參考