RISC-V 雙週簡報 (2018-04-27)

要點新聞：

• ISCA圖靈講座：計算機體系結構的新黃金時代
• RISC-V引領敏捷硬體開發風潮

RV新聞

ISCA圖靈講座：計算機體系結構的新黃金時代

John L. Hennessy and David A. Patterson將在ISCA 2018上舉辦圖靈講座，題目是《A New Golden Age for Computer Architecture:Domain-Specific Hardware/Software Co-Design, Enhanced Security, Open Instruction Sets, and Agile Chip Development》。

在預告中，提到了以下幾個關鍵領域來界定這個新時代。

1. 面向高層次和特定領域的語言的軟硬體協同設計(Hardware/Software Co-Design for High-Level and Domain-Specific Languages)
2. 增強的安全性(Enhancing Security)
3. 免費和開放的架構及其開源實現(Free and Open Architectures and Open-Source Implementations)
   1. 許多人可以同時利用RISC-V進行創新(Many people in many organizations can innovate simultaneously using RISC-V.)
   2. 指令集架構是模組化和可擴充套件的(The ISA is designed for modularity and extensions)
   3. 這個現代化的指令集是面向所有應用的，上至雲端伺服器，下至移動和物聯網裝置(It comes with a complete software stack, including compilers, operating systems, and debuggers, which are open source and thus also modifiable)
   4. 其包含完整的軟體生態：包括編譯器、作業系統以及偵錯程式，而且是開源且可被修改的(This modern ISA is designed to work for any application, from cloud-level servers down to mobile and IoT devices)
   5. RISC-V是由有100多個成員啟動的基金會推動的，以保證其長期的穩定性和持續演進(RISC-V is driven by a 100-member foundation that ensures its long-term stability and evolution)
4. 敏捷晶片開發(Agile Chip Development)

Processor Trace Group

UltraSoc 的 Gajinder 最近在 Mailing List 上宣佈 Processor Trace Group的成立。Vice Chair是Ashling 的 Hugh Okeeffe。按照Group的Charter，這個小組會負責下列跟trace有關的介面和資料格式標準：

The group shall standardize both a hardware interface to the RISCV core and a packet/data format which will enable the development of commercial and open source trace encoders to be supported by any tools vendors. The interfaces are to provide enough information for: a. Instruction Trace. The interfaces should be suitable for in-order and out-of-order cores with extensions. The group will standardize the data format for: a. Compressed branch trace so that program flow can be reconstructed by debugging tools. The group’s progress shall be evaluated after one year at which time the charter may be revised if necessary to narrow the scope of effort.

小編講古：先前，在Debug group的討論中，常常討論到trace的問題，畢竟這兩者在設計上高度相關。但後來，Debug 和 Trace 分開了，因此目前的狀況是Debug的Ratification 45天已經結束了。而Trace Group剛要開始。

QEMU 2.12 with RISC-V

QEMU 2.12 最近釋出了。這是第一個內含RISC-V的正式版本！

技術討論

通過相容測試並不代表無錯（compliant is not validated）

在關於快取操作指令的討論中，Allen Baum解釋了RISC-V相容性測試的一些概念：

• 相容並不代表無錯：一個通過RISC-V相容性測試的處理器可能仍然存在設計錯誤。清除設計錯誤是處理器設計者的工作，而不是相容性測試的目的。
• 相容測試是開源的：相容性測試集將會是開放獲取的。如果RISC-V指令中存在後門，一定有人能夠發現。
• 相容是針對某一種配置的：一個相容測試必須確定處理器的指令集配置和相容測試版本。在一個配置下通過相容性測試並不保證兼容於另外一種配置。
• 相容認證是可以被取消的：如果一個處理器被發現偽造了測試結果（聲稱相容但是第三方重複相容性測試確實敗），基金會可以取消其相容認證。
• 只有當一個處理器通過了相容性測試卻被發現和標準不相容，基金會才需要處理，比如說修改相容性測試集。
• 處理器可以隨意新增自己的非標準指令擴充套件，只有實現的標準指令集部分通過相容性測試，則仍然兼容於RISC-V指令集。

不同範圍的 memory protection and translation

最近，又有討論提到Page size為什麼要是4kB的問題。和先前的結論一樣，是因為mprotect & mmap 將page size的資訊給了上層軟體，導致 Porting 將十分複雜。不過在這討論中，有另外一個有趣的議題。那就是能不能用不同範圍的memory protection 和 translation 來增加Scalability 呢？的確有人做過這樣的研究和實作，像是Mondrian Memory Protection[1]，以及Intel的 sub-page protection[2]。

目前RISC-V的 memory protection 一個是在 M-mode 有最多16個區域，每個區制至少4byte。另一個是在U mode的 Page table上，由RWX 來控制每個頁(4kb)。未來有沒有機會出現更好又向後相容的方案呢？小編有點期待。

Links:

程式碼更新

Linux kernel 4.17 rc3 update

在4.17 rc3 的 pull中，修復了幾個config的細節。包括 PIE, DMA的Kconfig, 和 include的問題。

A Kconfig cleanup to select DMA_DIRECT_OPS instead of redefining it in arch/riscv. The removal of asm/handle_irq.h, which doesn’t exist, from our arch header list. The addition of “-no-pie” the link rules for our VDSO-related files, which fixes the build on systems where PIE is enabled by default.

小編感覺比較有趣的部分是還在 review 的 Perf 和 generic free_init_mem。期待這些patch能早日完成review。

Link: LKML

生態系統

seL4在RISC-V上初步移植成功

seL4是在高可靠領域非常知名的微核心，整個系統通過形式驗證，用數學證明保證其軟體沒有缺陷。

Data61在seL4 Version 9.0.1 Release中包含了RISC-V的移植，移植目前還很初步。

Initial prototype RISC-V architecture port. This port currently only supports running in 64-bit mode without FPU or or multicore support on the Spike simulation platform. There is no verification for this platform.

Links:

實用資料

RISC-V QEMU Part 2: The RISC-V QEMU port is upstream

Michael Clark 在這篇中詳細介紹了最新QEMU port的使用方式。

市場相關

SemiWiki: SiFive’s Design Democratization Drive

Camille Kokozaki在SemiWiki上發表文章《SiFive’s Design Democratization Drive》，報道和討論了SiFive CEO Naveed Sherwani在GSA Silicon Summit上所提出的一些觀點和想法。

他首先舉了Instagram成功的例子，認為其成功的要素是在現有成熟和龐大的基礎架構上完成了其最小可行性產品（MVP：minimum viable product）。之後其引申到了半導體行業，指出目前我們的MVP需要的大約數百萬美元，以及9-24個月還不算Tapeout的時間，以及需要非常多的專業人士參與。他為我們業界提出了一個目標：

• 成本減少90%
• 將9-24個月減少到1個月
• 減少對系統級專家的需求

他提出了幾條路徑，包括：

• 自動化
• 減少選擇
• 藉助雲的能力
• 開發新的商業模式

之後Naveed Sherwani提出了SiFive的Vision和目前的狀態。

小編：SiFive的發展速度的確非常迅速，這和他們採用敏捷的硬體開發方法是密不可分的。中國的半導體要在現有領域超車，敏捷和速度也是必不可少的能力之一。在這一點上我們需要向SiFive學習。

Rambus釋出基於RISC-V的安全核心CryptoManager Root of Trust

Rambus釋出了其安全核心_CryptoManager Root of Trust_，一個可程式設計的硬體核心而且其內建的一個定製的RISC-V CPU。安全處理器會建立一個孤立的系統，隔離並保護主處理器上的敏感程式碼。

The CryptoManager Root of Trust is based on a custom 32-bit RISC-V CPU designed specifically to provide a trusted foundation for secure processing in the core and system. The RISC-V CPU runs signed code modules called containers, which include permissions and security-related metadata. These containers can implement standard security functionality, or complete customer-specific security applications, including key and data provisioning, security protocols, biometric applications, secure boot, secure firmware update, and many more. Part of the comprehensive CryptoManager Security Platform that includes embedded cores, key provisioning infrastructure and infield services, the Root of Trust provides the highest level of end-to-end security at all stages of the chip lifecycle for applications like IoT, automotive, sensors, and connectivity.

小編：有了RISC-V這樣的開放的處理器架構，更多廠商能夠在不依賴第三方CPU core vendor的情況下更好的推出其有競爭力的產品。

Alibaba收購中天微

Alibaba最近宣佈收購了杭州的另一傢俱有自主CPU架構的中天微（C-Sky）。值得注意的是中天微是RISC-V的白金會員，所以未來中天微在RISC-V領域的發力也值得我們期待。

Of course, the obvious question among semiconductor market observers in the West is whether the global embedded market might be already cornered by dominant CPU processing cores such as ARM and MIPS. And what about the rising tide behind RISC-V?

Qi, at that time, told us: “China needs to work on the development of ‘core technologies,’ and we think our embedded CPU is one of them.” As for RISC-V, Qi called it “promising” and told us last year, “We are looking into it for our solutions for 64-bit CPU cores.” C-Sky is a platinum member of the RISC-V Foundation.

新奇事物

Hackday.io的Itsy-Chipsy專案

Hackerday.io上有人發起了專案：Itsy-Chipsy: Make your own $100 chip。這個專案背後的團隊似乎是Open-V，一個32-bit RISC-V開源處理器的團隊，儘管這個專案在CrowdSupply上的眾籌並未成功，但是可以看到這個團隊持續在努力中。

Itsy-Chipsy提供一種叫做“multi-block service”的服務，希望將流片的成本進一步降低。似乎是在MPW的晶片上，首先提供一些基本的供電/IO/外設的模組，然後將剩餘面積分塊，然後分開出售。

暴走事件

五月

• 8th RISC-V workshop 第八次RISC-V workshop將在5月7-10日在西班牙舉辦。
• 5月17日，在上海長榮桂冠酒店，有兩場商業活動，分別由SiFive和AndesTech各自獨立舉辦！

六月

• 2nd CARRV 第二次CARRV workshop(Computer Architecture Research with RISC-V ) 將在6月2日和ISCA 2018共同舉辦。
• RISC-V Shanghai Day, 2018年6月31日

七月

十月

• RISC-V Day Tokyo (mid-October TBD)

十二月

招聘簡訊

CNRV提供為行業公司提供公益性質的一句話的招聘資訊釋出，若有任何體系結構、IC設計、軟體開發的招聘資訊，歡迎聯絡我們！

整理編集: 宋威、黃柏瑋、郭雄飛

歡迎關注微信公眾號CNRV，接收最新最時尚的RISC-V訊息！