一、用2片3-8 譯碼器拼接成4-16 譯碼器

1、3-8譯碼器功能表       

2、實現原理圖

採用兩個3-8譯碼器上片為高八位，下片低八位。輸入為INA、INB、INC、IND（由低到高位），EN=0。IND=0時,下片工作；IND=1時,上片工作；

3、模擬波形圖

通過上述的模擬波形可以看到， 該流程中的模擬， 可以看到組合邏輯延遲造成的競爭與冒險。

二、用161計數器晶片設計M=12的計數器

1、161計數器功能表  

2、實現原理圖

輸入為IN=0，EN=1。上電後，在CLK訊號下，從0（0000）順序計數到11（1011）時LDN腳變為0，計數又從0開始。在計數值為11的CLK週期，溢位訊號OV輸出一個高電平，其他週期OV訊號輸出0。

3、模擬波形圖

三、用161計數器晶片設計M=20的計數器

1、實現原理圖

本設計使用了兩塊161計數器同步級聯，輸入為IN=0,EN=1。當上片計數到15（00001111）時自動從0（00000000）開始從新計數，並在RCO輸出高電平啟動下片計數1次。上片計數到3（00000011）時，此時LDN=0，總共計數20次。在計數值為19的CLK週期，溢位訊號OV輸出一個高電平，其他週期OV訊號輸出0。

2、模擬波形圖

通過以上實驗，可以看到，使用FPGA晶片，可以把小規模數字邏輯時代的各種數位電路移植到FPGA晶片中， 並且這種設計方式， 相對製作電路實物再除錯的方式， 更加有效率。編者水平有限，如有錯誤敬請廣大讀者指正。