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基礎篇-verilog-按位與和邏輯與

//邏輯與 wire [3:0] a=4’b0101; wire [3:0] b=4’b1110; c=a && b; //c=1 邏輯與&&表示的是交集,2個條件同時成立,結果才為真 wire [3:0] a=4’b0101; wire [3:0] b=4’b0000; c=a && b; //c=0 按位與 wire [3:0] a=4’b0101; wire [3:0] b=4’b0100; wire c=a && b; //c=0100