Vivado2018.2 初建工程
第一步：新建工程
1.開啟Vivado，在歡迎介面點選Create Project,或者在開始選單中選擇File - New Project即可新建工程。
2.出現一個嚮導作用是指導你新建一個工程，點選Next
3.輸入你的工程名和儲存路徑，好的習慣是將你的工程儲存在固定的硬盤裡，這裡我修改工程名為multi_vote。然後點選Next.
4.選擇工程型別為RTL Project，將下方的不新增原始檔勾選，然後選擇Next.
5.為你的專案選擇一個器件，這裡如果不知道選哪個可以隨意選擇，之後可以更改。選擇好之後點選Next.
6.出現一個專案摘要，顯示你專案的大概資訊。選擇Finish.
第二步，新增原始檔。
1.等待一會後出現工程介面如下，左邊的PROJECT MANAGER（工程管理）下面有一些導航欄例如Settings（設定）、Add Sources（新增原始檔）等，右邊一大塊，中間Sources（原始檔），右邊是Project Summary（專案摘要），可以下拉改變視窗的大小。
2.點選Add Sources（新增原始檔），選擇Add or create design sources新增設計原始檔，點選Next.
3.選擇 Create File,在彈出的頁面中輸入檔名multi_vote，點選OK.
4.可以看出已經有我的工程檔案了，點選Finish.
5.彈出模組定義的視窗，在這裡可以定義模組名，不用修改，還可以定義輸入輸出，定義a,b,c 為輸入，f 為輸出。點選OK。
6.在Design sources 下面多了一個.v的設計原始檔，雙擊開啟如下。原始檔編輯視窗的字型比較小，如果想修改字型，調整方法：Tools->settings->Text Edior->Fonts and Colors可以更換程式碼字型、調整大小等等
7.編寫程式碼。按ctrl+s鍵儲存程式碼。
module multi_vote( input a, input b, input c, output f ); assign f=a&b|b&c|c&a;//f=ab+bc+ca
endmodule
8.檢視RTL分析，看它的電路是什麼樣的。點選RTL ANALYSIS 下面的 Open Elaborated Design.得到下面的電路圖。
第三步，模擬和編寫約束檔案
1.點選Add Sources（新增原始檔），選擇Add or create simulation sources新增設計原始檔，點選Next.在出現的頁面點選Create File,填寫檔名：sim_multi_vote,點選OK，然後點選Finish.
2.彈出模擬檔案的資訊，直接點選OK，在彈出的視窗點選yes.
3.找到Simulation Sources 下面的模擬檔案sim_multi_vote,雙擊開啟，編寫模擬測試檔案。測試檔案編寫完成後按ctrl+s儲存檔案，同時vivado會自行進行程式碼的檢驗，檢驗報告在下方的Messages，如果有錯誤也會在哪顯示出來。
程式碼如下：
`timescale 1ns / 1ps
module sim_multi_vote; reg a,b,c; wire f; multi_vote u1( a, b, c, f ); initial begin a=0;b=0;c=0; end always #10 {a,b,c}={a,b,c}+1;
endmodule
4.執行模擬。點選左側的Run Simulation 選擇Run Behavioral Simulation ,檢視模擬結果。
後面因為沒有板子沒有進行下載驗證，以後再說
Vivado2018.1教程——我的第一個工程，多數表決器
2018年07月10日 22:03:41 小熊咕嘰 閱讀數：1719 標籤： 更多
第一步：新建工程
1.開啟Vivado，在歡迎介面點選Create Project,或者在開始選單中選擇File - New Project即可新建工程。
2.出現一個嚮導作用是指導你新建一個工程，點選Next
3.輸入你的工程名和儲存路徑，好的習慣是將你的工程儲存在固定的硬盤裡，這裡我修改工程名為multi_vote。然後點選Next.
4.選擇工程型別為RTL Project，將下方的不新增原始檔勾選，然後選擇Next.
5.為你的專案選擇一個器件，這裡如果不知道選哪個可以隨意選擇，之後可以更改。選擇好之後點選Next.
6.出現一個專案摘要，顯示你專案的大概資訊。選擇Finish.
第二步，新增原始檔。
1.等待一會後出現工程介面如下，左邊的PROJECT MANAGER（工程管理）下面有一些導航欄例如Settings（設定）、Add Sources（新增原始檔）等，右邊一大塊，中間Sources（原始檔），右邊是Project Summary（專案摘要），可以下拉改變視窗的大小。
2.點選Add Sources（新增原始檔），選擇Add or create design sources新增設計原始檔，點選Next.
3.選擇 Create File,在彈出的頁面中輸入檔名multi_vote，點選OK.
4.可以看出已經有我的工程檔案了，點選Finish.
5.彈出模組定義的視窗，在這裡可以定義模組名，不用修改，還可以定義輸入輸出，定義a,b,c 為輸入，f 為輸出。點選OK。
6.在Design sources 下面多了一個.v的設計原始檔，雙擊開啟如下。原始檔編輯視窗的字型比較小，如果想修改字型，調整方法：Tools->settings->Text Edior->Fonts and Colors可以更換程式碼字型、調整大小等等
7.編寫程式碼。按ctrl+s鍵儲存程式碼。
module multi_vote( input a, input b, input c, output f ); assign f=a&b|b&c|c&a;//f=ab+bc+ca
endmodule
8.檢視RTL分析，看它的電路是什麼樣的。點選RTL ANALYSIS 下面的 Open Elaborated Design.得到下面的電路圖。
第三步，模擬和編寫約束檔案
1.點選Add Sources（新增原始檔），選擇Add or create simulation sources新增設計原始檔，點選Next.在出現的頁面點選Create File,填寫檔名：sim_multi_vote,點選OK，然後點選Finish.
2.彈出模擬檔案的資訊，直接點選OK，在彈出的視窗點選yes.
3.找到Simulation Sources 下面的模擬檔案sim_multi_vote,雙擊開啟，編寫模擬測試檔案。測試檔案編寫完成後按ctrl+s儲存檔案，同時vivado會自行進行程式碼的檢驗，檢驗報告在下方的Messages，如果有錯誤也會在哪顯示出來。
程式碼如下：
`timescale 1ns / 1ps
module sim_multi_vote; reg a,b,c; wire f; multi_vote u1( a, b, c, f ); initial begin a=0;b=0;c=0; end always #10 {a,b,c}={a,b,c}+1;
endmodule
4.執行模擬。點選左側的Run Simulation 選擇Run Behavioral Simulation ,檢視模擬結果。
後面因為沒有板子沒有進行下載驗證，以後再說