ZYNQ部分功能引腳定義（轉）
阿新 • • 發佈：2018-12-31
關於Zynq的晶片引腳數比較多，功能配置比較多，對硬體攻城獅們設計電路圖有一定的考慮，這裡主要參考ug865這篇文件，對一些管腳翻譯了下，給不愛看英文的看看，我自己也做記錄。
1：IO_LXXY_# / IO_XX_#：複用，輸入輸出，大部分使用者輸入輸出引腳相容差分訊號，每個BANK的最上面和最下面的引腳是單端的，IO代表輸入輸出，L代表差分，XX表示數字，第多少對差分訊號，#是BANK號。
2：配置引腳
DONE_0 雙向專用引腳，高有效，表示FPGA配置完成。
INIT_B_0 雙向專用引腳，低有效，表示儲存器配置的初始化
PROGRAM_B_0 輸入引腳，專用，低有效，邏輯配置非同步復位
CFGBVS_0 輸入引腳，專用，針對bank0 的多種配置選擇I/O標準型別的預配置
PUDC_B 多功能，輸入，在配置的時候上拉，當上電後和在配置的過程中，低有效的PUDC_B引腳輸入在選擇的輸入輸出引腳上使能內部上拉電阻。這個引腳低的時候，在每個SelectIO引腳內部上拉電阻使能;當高的時候，內部上拉電阻不使能。這個引腳必須直接接地。不允許在配置前和配置的時候懸空
TCK_0 輸入引腳，專用，JTAG時鐘
TDI_0 輸入引腳，專用，JTAG資料輸入
TDO_0 輸出引腳，專用，JTAG資料輸出
TMS_0 輸入引腳，專用，JTAG模式選擇
3：電源引腳
GND 專用地
VCCPINT 專用給PS 1V供電，依賴於VCCINT供電
VCCPAUX 1.8V專用給PS輔助備用電源供電。
VCCO_MIO0 1.8V-3.3V PS I/O 專用MIO 500 bank
VCCO_MIO1 1.8V-3.3V PS I/O 專用MIO 501 bank
VCCO_DDR 1.2V-1.8V DDR I/O供電
VCCPLL 1.8V PLL供電給PS，一個0.47uF到4.7uF的0402電容必須放在接近VCCPLL BGA過孔處。另外，當使用VCCPAUX供電時，VCCPLL必須通過一個120歐姆，100MHZ，大小0603的鐵氧體磁珠進行濾波，和一個10uF的耦合電容最小化PLL抖動。
VCCAUX 1.8V的電源供電引腳，作為備用輔助電路
VCCAUX_IO_G# 1.8V/2.0V電源供電引腳對備用I/O電路，沒有這個引腳就用VCCAUX供電
VCCINT 1.0V 供電給核心邏輯
VCCO_# 每個bank的電源供電
VCCBRAM 1.0V供電給PL的block RAM
VCC_BATT_0 解密關鍵的儲存恢復供電，不用的時候連合適的電源或地
VREF 多功能，輸入閾值電壓引腳，bank不需要額外的閾值電壓時為普通IO
RSVDVCC[3:1] 保留引腳，必須連在VCCO_0
RSVDGND 保留引腳，必須連在GND
4：PS MIO引腳
PS_POR_B 輸入引腳，上電覆位，PS_POR_B必須保持0直到所有的PS電源符合電壓
要求和在制定範圍的PS_CLK參考，當不置位時，PS開始boot處理。
PS_CLK 輸入引腳，系統參考時鐘。PS_CLK必須在30MHZ到60MHZ
PS_SRST_B 系統復位，對使用debug時，置0，強制PS進入系統復位順序。
PS_MIO_VREF MIO介面的電壓參考，當MIO介面配置RGMII時，設定0.9V在VCCO_MIO1位1.8V，別的情況下，連線VCCMIO1或懸空。
PS_MIO[53:0] 多功能，複用IO，支援多種方式配置外設。
5：其他的引腳
MRCC 多功能輸入，作為時鐘I/Os驅動BUFRs，BUFIOs，BUFGs和MMCMs/PLLs。另外這些引腳驅動BUFMR對多區域BUFIO和BUFR支援。當在差分引腳上連線一個單端時鐘時，必須連線在P端，當作為一個單區域資源時，可以驅動四個BUFIOs和四個BUFRs在單個的Bank。
SRCC 多功能輸入，作為時鐘I/Os驅動BUFRs，BUFIOs和MMCMs/PLLs。當在差分引腳上連線一個單端時鐘時，必須連線在P端，當作為一個單區域資源時，可以驅動四個BUFIOs和四個BUFRs在單個的Bank。
VRN 這個引腳針對DCI電壓的N電晶體參考電阻，每個bank，用一個合適的電阻拉高
VRP 這個引腳針對DCI電壓的P電晶體參考電阻，每個bank，用一個合適的電阻拉低
DXP_0,DXN_0 溫度感測器二極體引腳，在bank0熱二極體被允許接入使用DXP和DXN引腳，當不使用時，連GND。為了使用熱二極體，一個合適的熱驅動電路必須增加。
1：IO_LXXY_# / IO_XX_#：複用，輸入輸出，大部分使用者輸入輸出引腳相容差分訊號，每個BANK的最上面和最下面的引腳是單端的，IO代表輸入輸出，L代表差分，XX表示數字，第多少對差分訊號，#是BANK號。
2：配置引腳
DONE_0 雙向專用引腳，高有效，表示FPGA配置完成。
INIT_B_0 雙向專用引腳，低有效，表示儲存器配置的初始化
PROGRAM_B_0 輸入引腳，專用，低有效，邏輯配置非同步復位
CFGBVS_0 輸入引腳，專用，針對bank0 的多種配置選擇I/O標準型別的預配置
PUDC_B 多功能，輸入，在配置的時候上拉，當上電後和在配置的過程中，低有效的PUDC_B引腳輸入在選擇的輸入輸出引腳上使能內部上拉電阻。這個引腳低的時候，在每個SelectIO引腳內部上拉電阻使能;當高的時候，內部上拉電阻不使能。這個引腳必須直接接地。不允許在配置前和配置的時候懸空
TCK_0 輸入引腳，專用，JTAG時鐘
TDI_0 輸入引腳，專用，JTAG資料輸入
TDO_0 輸出引腳，專用，JTAG資料輸出
TMS_0 輸入引腳，專用，JTAG模式選擇
3：電源引腳
GND 專用地
VCCPINT 專用給PS 1V供電，依賴於VCCINT供電
VCCPAUX 1.8V專用給PS輔助備用電源供電。
VCCO_MIO0 1.8V-3.3V PS I/O 專用MIO 500 bank
VCCO_MIO1 1.8V-3.3V PS I/O 專用MIO 501 bank
VCCO_DDR 1.2V-1.8V DDR I/O供電
VCCPLL 1.8V PLL供電給PS，一個0.47uF到4.7uF的0402電容必須放在接近VCCPLL BGA過孔處。另外，當使用VCCPAUX供電時，VCCPLL必須通過一個120歐姆，100MHZ，大小0603的鐵氧體磁珠進行濾波，和一個10uF的耦合電容最小化PLL抖動。
VCCAUX 1.8V的電源供電引腳，作為備用輔助電路
VCCAUX_IO_G# 1.8V/2.0V電源供電引腳對備用I/O電路，沒有這個引腳就用VCCAUX供電
VCCINT 1.0V 供電給核心邏輯
VCCO_# 每個bank的電源供電
VCCBRAM 1.0V供電給PL的block RAM
VCC_BATT_0 解密關鍵的儲存恢復供電，不用的時候連合適的電源或地
VREF 多功能，輸入閾值電壓引腳，bank不需要額外的閾值電壓時為普通IO
RSVDVCC[3:1] 保留引腳，必須連在VCCO_0
RSVDGND 保留引腳，必須連在GND
4：PS MIO引腳
PS_POR_B 輸入引腳，上電覆位，PS_POR_B必須保持0直到所有的PS電源符合電壓
要求和在制定範圍的PS_CLK參考，當不置位時，PS開始boot處理。
PS_CLK 輸入引腳，系統參考時鐘。PS_CLK必須在30MHZ到60MHZ
PS_SRST_B 系統復位，對使用debug時，置0，強制PS進入系統復位順序。
PS_MIO_VREF MIO介面的電壓參考，當MIO介面配置RGMII時，設定0.9V在VCCO_MIO1位1.8V，別的情況下，連線VCCMIO1或懸空。
PS_MIO[53:0] 多功能，複用IO，支援多種方式配置外設。
5：其他的引腳
MRCC 多功能輸入，作為時鐘I/Os驅動BUFRs，BUFIOs，BUFGs和MMCMs/PLLs。另外這些引腳驅動BUFMR對多區域BUFIO和BUFR支援。當在差分引腳上連線一個單端時鐘時，必須連線在P端，當作為一個單區域資源時，可以驅動四個BUFIOs和四個BUFRs在單個的Bank。
SRCC 多功能輸入，作為時鐘I/Os驅動BUFRs，BUFIOs和MMCMs/PLLs。當在差分引腳上連線一個單端時鐘時，必須連線在P端，當作為一個單區域資源時，可以驅動四個BUFIOs和四個BUFRs在單個的Bank。
VRN 這個引腳針對DCI電壓的N電晶體參考電阻，每個bank，用一個合適的電阻拉高
VRP 這個引腳針對DCI電壓的P電晶體參考電阻，每個bank，用一個合適的電阻拉低
DXP_0,DXN_0 溫度感測器二極體引腳，在bank0熱二極體被允許接入使用DXP和DXN引腳，當不使用時，連GND。為了使用熱二極體，一個合適的熱驅動電路必須增加。