FPGA的用處比我們平時想象的用處更廣泛，原因在於其中整合的模組種類更多，而不僅僅是原來的簡單邏輯單元(LE)。早期的FPGA相對比較簡單，所有的功能單元僅僅由管腳、內部buffer、LE、RAM構建而成，LE由LUT(查詢表)和D觸發器構成，RAM也往往容量非常小。現在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的複雜，支援的IO型別也更多，而且內部還集成了一些特殊功能單元，包括：

DSP：實際上就是乘加器，FPGA內部可以整合多個乘加器，而一般的DSP晶片往往每個core只有一個。換言之，FPGA可以更容易實現多個DSP core功能。在某些需要大量乘加計算的場合，往往多個乘加器並行工作的速度可以遠遠超過一個高速乘加器。

SERDES：高速序列介面。將來PCI-E、XAUI、HT、S-ATA等高速序列介面會越來越多。有了SERDES模組，FPGA可以很容易將這些高速序列介面整合進來，無需再購買專門的介面晶片。

CPU core：分為2種，軟core和硬core。軟core是用邏輯程式碼寫的CPU模組，可以在任何資源足夠的FPGA中實現，使用非常靈活。而且在大容量的FPGA中還可以整合多個軟core，實現多核並行處理。硬core是在特定的FPGA內部做好的CPU core，優點是速度快、效能好，缺點是不夠靈活。

不過，FPGA還是有缺點。對於某些高主頻的應用，FPGA就無能為力了。現在雖然理論上FPGA可以支援的500MHz，但在實際設計中，往往200MHz以上工作頻率就很難實現了。

FPGA設計要點之一：時鐘樹

對於FPGA來說，要儘可能避免非同步設計，儘可能採用同步設計。同步設計的第一個關鍵，也是關鍵中的關鍵，就是時鐘樹。一個糟糕的時鐘樹，對FPGA設計來說，是一場無法彌補的災難，是一個沒有打好地基的大樓，崩潰是必然的。

具體一些的設計細則：

1)儘可能採用單一時鐘;

2)如果有多個時鐘域，一定要仔細劃分，千萬小心;

3)跨時鐘域的訊號一定要做同步處理。對於控制訊號，可以採用雙取樣;對於資料訊號，可以採用非同步fifo。需要注意的是，非同步fifo不是萬能的，一個非同步fifo也只能解決一定範圍內的頻差問題。

4)儘可能將FPGA內部的PLL、DLL利用起來，這會給你的設計帶來大量的好處。

5)對於特殊的IO介面，需要仔細計算Tsu、Tco、Th，並利用PLL、DLL、DDIO、管腳可設定的delay等多種工具來實現。簡單對管腳進行Tsu、Tco、Th的約束往往是不行的。

可能說的不是很確切。這裡的時鐘樹實際上泛指時鐘方案，主要是時鐘域和PLL等的規劃，一般情況下不牽扯到走線時延的詳細計算(一般都走全域性時鐘網路和區域性時鐘網路，時延固定)，和ASIC中的時鐘樹不一樣。對於ASIC，就必須對時鐘網路的設計、佈線、時延計算進行仔細的分析計算才行。

FPGA設計要點之二：FSM

FSM：有限狀態機。這個可以說時邏輯設計的基礎。幾乎稍微大一點的邏輯設計，幾乎都能看得到FSM。FSM分為moore型和merly型，moore型的狀態遷移和變數無關，merly型則有關。實際使用中大部分都採用merly型。

FSM通常有2種寫法：單程序、雙程序。

初學者往往喜歡單程序寫法，格式如下：

always @( posedge clk or posedge rst )

begin

if ( rst == 1‘b1 )

FSM_status <= 。。.。。.;

else

case ( FSM_status )

。。.。。.;

endcase

end

簡單的說，單程序FSM就是把所有的同步、非同步處理都放入一個always中。

FPGA設計要點之三：latch

首先回答一下：

1)stateCAD沒有用過，不過我感覺用這個東東在構建大的系統的時候似乎不是很方便。也許用system C或者system Verilog更好一些。

2)同步、非同步的叫法是我所在公司的習慣叫法，不太對，不過已經習慣了，呵呵。

這次講一下latch。latch的危害已經說過了，這裡不再多說，關鍵講一下如何避免。

1)在組合邏輯程序中，if語句一定要有else!並且所有的訊號都要在if的所有分支中被賦值。

always @( * ) begin

if ( sig_a == 1‘b1 ) sig_b = sig_c;

end

這個是絕對會產生latch的。

正確的應該是

always @( * ) begin

if ( sig_a == 1’b1 ) sig_b = sig_c;

else sig_b = sig_d;

end

另外需要注意，下面也會產生latch。也就是說在組合邏輯程序中不能出現自己賦值給自己或者間接出現自己賦值給自己的情況。

always @( * ) begin

if ( rst == 1‘b1 ) counter = 32’h00000000;

else counter = counter + 1;

end

但如果是時序邏輯程序，則不存在該問題。

2)case語句的default一定不能少!

原因和if語句相同，這裡不再多說了。

需要提醒的是，在時序邏輯程序中，default語句也一定要加上，這是一個很好的習慣。

3)組合邏輯程序敏感變數不能少也不能多。

這個問題倒不是太大，verilog2001語法中可以直接用 * 搞定了。順便提一句，latch有弊就一定有利。在FPGA的LE中，總存在一個latch和一個D觸發器，在支援DDR的IOE(IOB)中也存在著一個latch來實現DDIO。不過在我們平時的設計中，對latch還是要儘可能的敬而遠之。

FPGA設計要點之四：邏輯模擬

模擬是FPGA設計中必不可少的一步。沒有模擬，就沒有一切。模擬是一個單調而繁瑣的工作，很容易讓人產生放棄或者偷工減料的念頭。這時一定要挺住!模擬分為單元模擬、整合模擬、系統模擬。

單元模擬：針對每一個最小基本模組的模擬。單元模擬要求程式碼行覆蓋率、條件分支覆蓋率、表示式覆蓋率必須達到100%!這三種覆蓋率都可以通過MODELSIM來檢視，不過需要在編譯該模組時要在Compile option中設定好。

整合模擬：將多個大模組合在一起進行模擬。覆蓋率要求儘量高。

系統模擬：將整個硬體系統合在一起進行模擬。此時整個模擬平臺包含了邏輯周邊晶片介面的模擬模型，以及BFM、Testbench等。系統模擬需要根據被模擬邏輯的功能、效能需求仔細設計模擬測試例和模擬測試平臺。系統模擬是邏輯設計的一個大分支，是一門需要專門學習的學科。