講座中講到為了減少寄生電容的影響，要去除運放焊盤下面的地層，這個底層是指地平面嗎？如果是的話，如何去除那個焊盤下面的地呢？ 是的。焊盤下面的地也要去掉。2.對於高速AD取樣電路，有模擬和數位電路混合在一起，如何避免地反彈噪聲對取樣的影響？ 一般要分割AGND,DGND,然後選擇在合適的地方一點接地。具體請參考連結：http://www.analog.com/en/DCcList/0,3090,760__62,00.html 中"High Speed DesignTechniques"3.在很多的書上看到模擬和數字地和電源的問題，在實際的設計中，我們怎樣處理，比如模擬和數字的供電是否需要兩個穩壓的晶片單獨輸出，模擬地和數字地最後怎樣連線在一起等?一般來說不需要兩個單獨的穩壓晶片，中間加一磁珠就可以了，要儘量避免數字部分的噪聲耦合到模擬部分。對於低速精密系統來說，一般採用模擬地與數字地單點接地的方法，具體可以參考評估板；對於高速而言，為了最小的電流回路，一般不具體分模擬地與數字地，也就是隻採用一個地平面。4.1、如何減少數字訊號對模擬訊號的干擾？尤其是模擬小訊號，如：微安電流脈衝。2、在多通道模擬輸出中，如何減少通道與通道之間的串擾？以及實現通道的高阻狀態，即未接通通道不被幹擾的問題？1.一般情況，通過分開模擬地和數字地，還有分開模擬電源以及數字電源，可以減少數字對模擬訊號的干擾。2。一般情況下，未接通道是否高阻由片子本身決定，多通道系統中，儘量減少通道間平行走線的長度並用地將其隔開都能減少通道間的串擾。5.對電源分割，能不能提供一些指導性建議 你好，對於電源分割，你可以參考http://www.analog.com/en/DCcList/0,3090,760__62,00.html 中的High Speed DesignTechniques裡面的章節。謝謝6.What problem in digital GND and analog GND connecting together? 如果一點共地做的不是很好，會影響信噪比和系統的效能。7.ADI是否提供適合PROTEL製做PCB板的元器件封裝庫？ 我們很快會提供這些封裝庫。現在我們已經提供POWERLOGIC等的封裝庫了。8.有一塊4層板，層疊次序如下：信1－－地－－電源－－信2，但有好幾組電源，有3.3V,5V,12V,-12V等,這麼多電源在電源層上分隔不了時，該怎麼分配它們？ 可以把比較重要的電源在電源層分割。其他的電源可以走粗線。9.差分走線的規則是什麼？ 一般情況下兩條差分線應該平行並且等長，您可以參考應用筆記AN-586，裡面有關於LVDS差分走線一些要求。10.對於高速印製電路板中的電阻匹配問題怎麼處理？ 一般原則是串聯電阻始端匹配。並聯電阻終端匹配。11.混合訊號的IC有AGND和DGND，一般分開單點接地。但是如果數位電路部分電流過大，是否可以把DGND與AGND都當作AGND。為什麼？還有什麼情況可以？ 對於高速ADC/DAC，請當作模擬器件看待，全接AGND.但整板還是需要將模擬地和數字地分開。一個比較好的辦法是參考我們各個器件的評估板。12.多層板如何進行設計參考層和訊號層 這個取決於您設計的多少層板，4層的話，往往頂層和底層為訊號層，中間2層為電源和底層。如果6層以上板，為了減少EMI等等，可以把頂層和底層鋪地用來隔離，中間層作為訊號層。13.能談談模擬和數字地的分佈有什麼要求麼？需要劃分麼？ 一般需要劃分。儘量考慮一點接地，AGND/DGND不要重合。14.專家：1）請問地線分割槽最優化的方式是什麼樣的？ 2）高速模擬推薦工具？高速模擬軟體可以使用alleger一般原則是數字地和模擬地分開，高速訊號返回路徑最短。15.1。在PCB設計中模擬地和數字地是分開好還是合併好，請根據音訊訊號和視訊訊號分別進行回答。因為我們這邊設計中有碰到有時候是數字地和模擬地連在一起效果比較好。有時候是分開比較好。2.如果一個電感放在表面層，第2層是地平面，請問第3層第4層電感下面能走線嗎。1。一般對於低速精密系統來說（如您說的音訊），要採用模擬地與數字地分開的方法，然後在混合訊號器件下面(如ADC/DAC)採用單點接地的方式；而對於高速（如視訊）系統，為了減小電流的迴路，一般採用模擬地與數字地在一起的方式，即只有一塊地。2。可以，地平面應該可以起到很好的遮蔽效果16.請教ADI公司專家一個小問題：當前主流的PCB佈線工具軟體，包括Allegro、MentorWG、PADS、PCAD，Protel，那一個更適合高速PCB佈線的要求？那一個工具軟體的自動佈線功能更為強大？請ADI公司的專家點評一下。謝謝！ 高速信號板的佈線佈局，一般都是採用手工走線。各種工具其實差別不是太大。17.有什麼可推薦的佈線模擬工具嗎？或是EDA工具？ 佈線模擬級別的一般可以用allegero,PADS中的工具。18.請問專家，多路視訊訊號要平行走線時，需要注意什麼問題？ 是CVBS訊號還是分量視訊訊號？走線時請儘量短，離介面儘量近。同時，注意儘量少打過孔。在平行訊號之間多用地隔離。19.在資料線和地址線走線過程中，有時候會出現長的走線，很多要求提出，這類線走線最好保持整個線寬不變，可是，從BGA底部出來線太細，走長以後，可能會導致EMC的問題，不知道您對此有何建議？？ 一般保持從BGA中出的線寬並沒有太大問題。20.板上如果有多個ADC晶片,模擬地數字地分開,該如何在一點連線 您ADC的速度大概是多高？如果高於10MHz，請將ADC放在AGND上。如果低於這個速度，請將器件的AGND,DGND分別放在系統的AGND和DGND然後在一點共地。21.在PCB阻抗控制時，同一平面的地對於資料線的阻抗控制有什麼影響？為何一般用地平面包圍資料線（同一層）。資料線距離地多遠教好？ 對於具體的阻抗控制，您可以先採用一些模擬工具進行計算模擬，當然也可以參考這次研討會ppt上面的公式22.我們知道，高速PCB設計以及混合佈線都有一定的規則，這些我們也大致清楚。想請教個問題，現在有說法說模數統一鋪地，請問，在多塊ADC並行處理時，比如8塊，如何分割數字和模擬地？如何不形成環路？一般說是統一鋪地，或者多層板裡兩層地（浪費），如果是統一鋪,有什麼原則或技巧嗎？不敢試了。 您可以使用分開模擬數字，每一個片子離共地點的距離相同，或者使用多點接地，您可以測試一下那個得到的效能好，就使用那個。如果再多層板中，模擬數字各鋪一層地，需要注意的是模擬數字2層地不能重疊。23.如何降低系統的地彈噪聲 請分割AGND/DGND. 使用大面積地。24.在整個系統設計中，SDRAM與CPU的走線頻率是最高的，如何PCBlayout保障EMC效能？我所知道的措施有等長走線以及電阻源端匹配。請問還有其他需要注意的麼？ 一般走SDRAM中最重要的是走等長，阻抗匹配。走線不能太長，要滿足時序要求。一般需做進行模擬。25.如何得到POWER LOGIC封裝庫? 在我們的網站輸入器件名稱，在每個器件的“alBlock Diagram”下方點選“Symbols and Footprints ”即可獲得。26.AD7125、AD9985走線上有沒有什麼要點，需要走等長線嗎？？線長線寬會否有影響，怎樣的值比較合適請儘量參考該片的評估板給出的電路圖，同時我們也有一些走線的參考說明，您可以發郵件給[email protected]索要27.佈線過程中如何考慮訊號的完整性，訊號線，電源線的佈線順序 佈線原則一般先布電源和重要訊號線，重要訊號線包括時鐘，高速訊號線等。28.談到減小寄生電容要去掉地平面，那麼減小寄生電感的時候要考慮使用地平面，這個會有衝突嗎？ 一般情況下，寄生電感的主要來源在於走線的長度和寬窄。所以，減少寄生電感一般要減小走線長度，加寬線寬，和減小寄生電容並不矛盾。29.當差分走線無法同時滿足平行和等長時，哪一個應該是higherpriority呢？ 如果走線要拐彎，最重要的還是要保持平行。30.在電源濾波中，選擇磁珠的原則是什麼？磁珠的哪些引數比較重要？如何選擇？ 您可以參考一下‘Howto Choose Ferrite Componentsfor EMI Suppression’這篇應用文件31.高速印製電路板佈線對EMC的考慮具體注意事項？ EMC中重要的原則就是處理好地。32.在數模混合電路中,將所有地構成一個地線環,對干擾有好處嗎 主要要考慮的是電流的地迴路越短越好，地線環並不能有效地減少干擾。33.當高速訊號通過不同的介質（如印製板到聯結器再到印製板）時，該如何保證訊號傳輸線的阻抗匹配呢？ 請選用同一特性阻抗的各種介質，或者在互相轉接時做阻抗匹配。34.如何保證天線引線的50歐姆阻抗 請進行阻抗計算，可以用ADS或者是其餘專業軟體35.我們一直在講組抗匹配50 Ohm, 但是,當你的PC板洗回來之後,如何去測量是不是50Ohm? 請用網路分析儀測量36.多高頻率的電路板叫高速印製電路板 對於數字來說，高速的定義於上升下降沿的速度，超過某一值就為高速。對於模擬訊號來說，ADI公司把超過10M的ADC都稱作為高速ADC。37.有時地層或者電源層被過多的過孔分割，這時地層和電源層是否還有必要存在？如果少兩層，成本也會下降不少！當然過多的過孔要儘量避免，一般來說地層和電源層還是會起到較好的效果，當然要在各方面進行權衡，對於高速佈線來說，一切只是原則，很多還是要看實際的情況包括效能的要求38.在PCB佈線時,如何劃分數位電路區,類比電路區和功率驅動區?這幾個區之間的連線和隔離如何處理? 需要根據整板的佈局。一般應該重點保護類比電路區。這幾個區的地要分開，然後在一點共地。39.在高速佈線中，有時經常要使用蛇形線去保證輸入的線長或者阻抗一致，在什麼一種情況下，我們才一定要使用蛇形線？一般採用蛇形線來保證等長。40.希望提供高速印製板佈線的參考資料。謝謝！ 請參考：http://www.analog.com/en/DCcList/0,3090,760__62,00.html “High SpeedDesign Techniques”41.在usb佈線應注意些什麼，佈線的好壞是否會造成usb通訊晶片的宕機不工作 USB走線需要控制等長和差分阻抗。佈線不好會造成通訊問題。42.怎樣確定多層板中相鄰層的間隔距離？ 在滿足生產廠家能力的前提下，薄一些比較好43.佈線是整個PCB設計中最重要的工序,直接影響到PCB板的效能好壞,佈線時要依據的主要原則有那些?對地線,電源線和信件線的線寬應如何選擇? 佈線是應先放主要晶片和模擬晶片的位置，然後走線。對於電源線，可以走寬線，比如40mil。地最好是平面，面積越大越好。44.ADV7180與BF536間走線會有什麼特別注意的要點麼 主要多注意時鐘訊號、同步訊號、資料線的佈局佈線。它們之間分別在AGND和DGND上。需要更詳細的請聯絡

[email protected]請問過孔和電容的使用有關聯嗎？ 在電源濾波旁路的電容建議直接和晶片pin腳相連。然後再通過過孔連線到電源和地。46.怎樣計算並聯在DSP的電源管腳上的電容的噪聲抑制頻率範圍？ 請參考電容的DATASHEET.47.請問您說過的這些所有的參考應用文件在哪裡可以得到？？ 最後一頁有可以下載的連線。同時，您也以去我們公司的主頁www.analog.com 進行下載。48.您好:想請教一下RF電路中PCB天線方面的設計要點! 一般這需要用專業軟體模擬和較多的實踐經驗。49.請問專家們如果平時遇到問題可以聯絡你們請求幫助嗎?聯絡方式是什麼? 你可以撥打免費熱線8008101742，或者聯絡

[email protected]，也可以聯絡當地的FAE50.請問高速PCB設計目前主要使用哪些EDA軟體？各有何特色？ADI推薦使用哪種設計工具？謝謝！ 我們ADI公司提供allegro,powerpcb,broadstation的footprint庫和orcad的symbols庫。目前用的比較廣泛的是PADS和Candence51.您所說的數字地與模擬地不能重疊是何概念，謝謝！ 模擬地和數字地分別在兩層的時候，不要在有些區域重合。如果在同一層，不會有重疊的概念。52.請問一下高速訊號線在什麼頻段內需考慮損耗呢? 在射頻訊號上需要考慮，尤其是PA的訊號53.鋪地會增加寄生電容，而也會減小寄生電感，怎麼取捨？ 鋪地會減少干擾，簡短地迴路的長短，而主要的電感來自於走線的長度和線寬，而不是地平面。54.如何減少放大器電路的噪聲干擾? 一般要符合佈線的幾個大原則，包括減少數字部分的干擾，增加去耦電容，儘量在訊號鏈路上採用小的電阻，還有濾波55.如何判定PCB佈線的好與壞?從那幾個方面入手? 從表面上看，可以看標註是否詳細，器件位置是否合適等等。最關鍵的還是看PCB所達到的效能，效能好的PCB就是好的PCB56.多層印製板佈線和單層印製板佈線有何不同?如果處理訊號線層和其它層的連線和隔離?對於比較複雜的系統，推薦用多層板。很簡單的系統可以考慮單層板。57.請問專家,對於高密度的PCB佈線有什麼好的建議? 要保證重要訊號線的走線要求。58.在混合電路設計中使用了統一地，模擬區與數字區嚴格分開，但是有個別數字線如多路開關的控制線必須跨越模擬區，這有何影響？如何處理？必須加以隔離嗎？ 如果這些訊號的上升沿不是很高，您可以這樣做，影響不是很明顯。如果要隔離，可以用電阻跨越AGND,DGND然後連線。59.在PCB佈線時,降低EMI的建議有那些? 一般建議分割數字地和模擬地，以及I/O地。各地之間通過0ohm電阻或者磁珠相連。60.對於多組電源供電，是否需要將各電源共地？電源地線是否一定要於有金屬機箱的外殼相聯？ 電源是要共地的。對於一些機殼接地的要求，不同裝置有不同的標準，比如一類裝置，二類裝置等，您可以參考IEC60601， 醫療裝置的安全要求。61.佈線時如何降低高頻訊號的輻射?要採用雙弧線? 雙弧線會減少高頻輻射，當然要求較高的時候就需要增加遮蔽罩62.請問高速PCB板上mcu附近的佈局佈線有哪些注意事項呢？謝謝！ 請注意時鐘訊號的佈線。其餘需要考慮是否有差分訊號等特殊線。63.單點接地和多點接地分別在何種情況下進行？ 一般儘量使用單點接地。64.如何在PCB同時存在高速數位電路和射頻電路,如何進行佈線? 先布射頻的器件並且考慮遮蔽，對於高速的數字和射頻走線就按照一般的高速走線要求佈線就好。65.請問運放輸出的BY PASSING電容的容值的範圍依照什麼來決定 運放對容性負載的驅動能力較差，請儘量避免容性負載。66.如何降低PCB佈線中的寄生電阻,寄生電容和寄生電感? 對於電阻要增加線寬，對於電容要減少相應部分的地平面，對於電感要減少走線的長度，當然要根據不同的電路進行權衡67.剛才談到了在高頻訊號測量時示波器探頭接地線長短的影響，請問對測試點的選擇有沒有要特別注意的事項？ 沒有68.對於Video D/A &A/D的晶片的使用,是不是不需要將AGND和DGND區分,而只是將數字和模擬電源用一個1uH的電感分開 需要分開。具體參考我們的評估板。69.請問，在一塊PCB板上採用2個DSP（BF533、BF536）進行方案設計應注意的地方有哪些。。。請聯絡

[email protected]詳細談談guardring 請您發郵件到 [email protected],我們可以給您發一些相關的資料。71.對於射頻訊號，微帶線和帶狀線哪種更好？一般的產品使用微帶線就可以嗎？ 帶狀線會更好，單更復雜。一般產品用微帶線即可72.如何減小PCB寄生引數對高速模擬訊號的影響,怎樣減小訊號間串擾,謝謝 減小寄生電容的方法有：1.增大板厚2.減小焊盤和走線3.去掉地平面我們建議將高速運放輸入管腳下的地平面和電源平面全部去除。這樣做能減小反相輸入端的寄生電容以得到最佳的穩定性。 73.如何對PCB進行網路檢查(Netcheck),DRC檢查和結構檢查? 這些功能都可以在EDA軟體中實現。你可以設定引數進行相關的檢查。74.有關高速時鐘訊號線的佈局佈線ADI是否有相關的參考文件？ 沒有專門針對這個的，但可以參考http://www.analog.com/en/DCcList/0,3090,760__62,00.html “High SpeedDesign Techniques” section 7. 也可參考AD951X的評估板75.電源部分的佈線對於實現電路最佳效能非常重要，除了電源去耦，還需要考慮什麼？ 當然主要的就是電源的紋波，所以涉及到電源的濾波；還要考慮電源地走先不要造成壓絳的衰落76.元件的擺放位置需要考慮哪些因素？ 元件的擺放位置需要考慮哪些因素？77.高速訊號的時鐘應該根據ClockGenerator所提供的最長走線還是根據所接收晶片的要求 走線儘量短。滿足接收晶片的要求會相對重要一些78.運放輸出印製板上的傳輸線如何計算它的容性值是多少？ADI是否有相關的文件？ 請使用專業軟體模擬。79.對高速的雙向訊號怎麼進行電阻匹配?在走線的中間放個電阻匹配? 一般在走線的中間放電阻進行匹配。80.SDRAM使用100Mhz的頻率作為時鐘訊號，那麼其匯流排需要走等長線嗎？若走不嚴格的等長線，可以讓線長度的差距控制在多少為合適？ 走線不需要嚴格等長，一般有個範圍。主要取決你的SDRAM線長，一般在200-300mil左右。81.減小寄生電容有一種方法是去掉地平面，而減小寄生電感有一種方法是使用地平面，這兩者之間怎樣選擇，才能達到最優？ 一般建議去掉地平面，通過減少走線長度來減少寄生電感。82.為了電路板出問題時方便跳線，一般多加些0歐姆的電阻，但這樣會打較多過孔，由此增加的寄生電容影響大嗎？有沒有比較好的解決方法？ 這些過孔在某些敏感電路部分會造成比較明顯的影響，如運放的反相輸入端，當然安排好訊號層的位置減少過孔最有效了83.1、如何避免射頻噪聲、低頻噪聲（尤其是200HZ以內的噪聲）？ 您可以採用遮蔽的方法。在板上採用濾波即可84.對於ddr sdram 訊號反射有什麼方法解決？需要加電阻進行阻抗匹配85.對於ESD，在佈線的時候應該注意那些方面 ESD需要加保護器件。 86.如何通過佈線避免高頻脈衝訊號的畸變一般高頻訊號的畸變都是由於訊號的阻抗不匹配而造成的地彈和振鈴引起的。所以避免高頻訊號的畸變應該從控制阻抗入手。同時注意電路附近的EMI。如果附近磁場教大，應該加以遮蔽。87.ADI 的ADN8830/1 與ADN2841，ADN2871在同一PCB板上，ADN8831對ADN2841的影響教大，如何處理？這裡的影響主要是由於ADN8831PWM脈衝控制引起的。對於一般低頻電路可以忽略。但是，ADN2870，ADN2841需要驅動2。5G LD。所以需要ADN8831/0遠離LDD 與LD 的連線。最好能在地上做隔離，然後一點接地。88.請問PCB板的形狀對訊號質量有什麼影響？有多大影響？例如工字形或者U字形？PCB板的形狀對高頻電路有一定影響。具體影響不好量化。對於特殊形狀的PCB板要求高頻訊號線儘量短。PCB的形狀不規則有時會引起額外的電磁場，影響高頻訊號線。此時應注意地迴路越小越好。同時，板上的大孔也會帶來電磁場，應儘量避免。89.如何對ADN2525 的ACTIVE BACK-TERMINATION的25OHM阻抗進行控制？此時應注意ADN2525內部有一個50ohm的電阻，可以參與阻抗匹配以消除高頻訊號的反射。它用有源反饋技術綜合阻抗的不匹配。請參見我們的資料手冊。90.一般地迴路可以引起磁場，如何計算這個磁場的大小呢？磁場對其他電路的影響如何計算？ dropped91.用PCB 做天線給ADF7020時，如何控制天線的發射/接受頻率（例如433M） dropped92.在AD7656 布板中，電源特別敏感，需要很多電容。 但是ADS8364/5 沒有這種情況，為什麼在IC設計時不考慮電源的PSRR問題呢？AD7656需要在每一個VCC管腳上分別加上去耦電容（0.1uF+10uF).剩餘問題需要產品線回答93.在光通訊中，如何解決2.5G高速訊號傳輸的振鈴現象。尤其是用ADN2870驅動鐳射器時？控制振鈴最好的辦法是控制微帶線的阻抗。使其與LDD/LD的阻抗相匹配。在LDD（ADN2870）與LD之間最好加上一個補償網路---電容（1-3pF)+電阻。94.PADS軟體有中文版嗎？有中文版。請購買正版軟體。95.高速板的佈線對電源的要求?電源的去耦十分關鍵。一般用多種電容去耦以減少不同頻率的影響，提高PSRR。 請注意選用ESR較小的電容。96.數字地和機殼地連線的方法和在何種情況下需要連線？謝謝！ dropped97.有沒有推薦的PCB分層方法，如20層～30層？dropped98.剛才說到多層板層間隔薄一些好，這會不會導致寄生電容增大？如何來避免?電路層之間距離較近會增加寄生電容的值。此時應該綜合考慮電路板的強度，阻抗，加工工藝，寄生電容，安裝尺寸的因素。尤其是訊號線的特徵阻抗。如果影響教大，可以加一個電感加以中和。99. 請問數模混合設計電路，在PCB設計時的電源和地是否需要分割為模擬部分和數字部分？這個劃分在器件內部又是如何處理的。謝謝大多數情況是這樣的。需要分割模擬地和數字地。然後在一點連線起來。但是對於高速ADC/DAC而言，有時將數字地當作模擬地連線。 有時電路板上的數字部分電流過大或電平跳變頻繁時，為了保證混合IC的效能，也將數字地當作模擬地。100.內電層如何劃分GND及+5V區域對你的問題不太理解。如果使多層板，可以給GND 和+5V 分別分配一個電路板層。101.如果是8層PCB，電源層和地層一般應放在第幾層？不知道有沒有這樣的硬性規定。但是你要是有阻抗線的阻抗要求控制。需要計算你的板厚和阻抗。102.在地焊盤或地線上打大量的過孔到地層，這種做法是不是可以保證充分接地？是可以提高接地的效能，但是大量過孔還會帶來寄生電容。所以大量地過孔應該在遠離關鍵資料/訊號線的地方。103.對於輸出電流１００mA的１０MHz的數字訊號，在長距離的印製板傳輸過程中如何有效抑制訊號的發射和振鈴現象？如果在訊號源端串入吸收電阻將會產生壓降，從而使輸出數字訊號電平下降！確實是這樣。如實在需要長距離傳輸，可採用其他的傳輸方式，如LVDS等。104.多路１０MHz的數字訊號通過聯結器到另一塊印製板時，各路數字訊號和地在聯結器處該如何分配，如果每兩路數字之間分配一個地的話，那聯結器的引腳數目有限制，還有沒有其他的辦法？高速訊號邊上最好有地訊號，確保最短的返回路徑。實在沒法分配，就在重要的訊號線邊上分配地訊號。105.同一塊印製板上有２個ｄ／ａ和２個ａ／ｄ的電路，其模擬地和數字地該如何互連或者分配？分割模擬和數字地，單點接地。106.PCB佈線完成後，如何對佈線進行優化?有什麼規則嗎?dropped107.能否介紹幾種PCB自動佈線的軟體工具?它們的效能如何?dropped108.高數時鐘訊號該如何保護？確保有最短的地迴路109.高速ＵＳＢ佈線應該如何實現？確保USB差分阻抗為90 ohm110.請問專家設計PCB時按排地線要注意的事項。如何提高穩定性以及抗干擾能力。謝謝提高抗干擾，建議採用地平面或者大面積鋪地111.一個8層板的數模混合電路設計是否能用傳輸線理論指導部線？可以112.PCB中的數字地和模擬地是共地好還是分開的好?這個要根據具體情況，普通的建議採用分割地，並單點接地。113.數模轉換晶片下面的敷地應該怎麼做？是AGND，還是DGND？或是兩者都有？可以採用分AGND，DGND，在AD晶片下單點接地。114.請問，佈線中，對線的最小寬度和過孔的最小內外徑有無要求？一般取決於PCB加工的限制。115.單點接地有和好處？可以防止地之間的互相干擾116.如果對於地的分割會把地平面分的很瑣碎，是否保持一個地會比把地分開要好？理論上這種情況採用一個地會比較好。117.這裡如何來介定高低速電路，我們採用的晶片是將外部板上的10MHz在晶片內倍頻到40MHz，那應該算高速嗎高速的定義主要是看時鐘的上升沿時間。118.你好，如果pcb板是雙層而不是4層或者更多，請問怎樣鋪銅可以減少訊號間的干擾和寄生儘量採用大面積的鋪地119.請問，鋪銅有什麼規則和技巧麼？不要把地平面鋪的很碎120.用blackfin533做影象處理，達不到要求的速度，請問這與外圍器件佈線有關係嗎？影響有多大？佈線的時候有哪些需要注意的地方？謝謝關於DSP的問題，您可以發email至[email protected]，我們專業的DSP工程師會給您建議。121.在布微帶線的時候，線寬和線長，甚至板厚我都可以提出要求，但是對於線厚，板基材質的介電常數，我從何得知？線厚也是可以提出要求的，而對於介電常數你都可以從PCB廠商處得知122.在電路板上布微帶線，是否我需要向印製板廠要銅線厚度和材質的介電常數之類的指標之後才能開始設計。或者有些常用的設計值可以用你可以先用AppCAD進行計算，然後跟PCB廠商進行確定123.關於混合電路設計，視訊解碼晶片的電路板PCB的直流電路應如何不線，共地應注意的問題，通過電容共地的話兩點的地的電勢會不會不等？以上是我的問題，謝謝解答。對於高速混合訊號系統，我們建議不必區分模擬地與數字地124.設計視訊解碼晶片電路板是，直流電路的設計應該注意哪些問題，如果共地時採用電容形成直流浮地會不會造成電勢的不同?dropped125.我在設計的AD電路板中，分隔了數字和模擬地，數字部分為地平面，模擬部分為走線，在AD晶片處共地，這樣的效果可好? dropped126.如果在處理模擬小訊號時，通過分開模擬和數字的地以及源，干擾還是超過我們的要求怎麼辦？分析干擾的來源，或者選擇效能更高的器件，或者採用其他的一些方式127.工程師您好！我曾遇到過這樣一個問題：用一些簡單的邏輯電路控制數碼管。布的是單面板，電源和地線分別用跳線引出。結果發現當把手靠近電路板時數碼管顯示就會亂蹦。請您幫我分析電路板設計可能存在的問題。謝謝可能你本來的電路高低電平的區分就不大，你可以通過邏輯筆或者邏輯分析儀來確定128.增加電路板覆銅是否對電路設計有利無弊呢?成本會高129.什麼樣的電路可以稱為高速電路？訊號的波長與訊號走線的長度接近20倍時130.請問，告訴的差分訊號對是在同一層走林（相鄰為地層）；還是在相鄰二層（相鄰上下均為地層））走好？以前是第一種好，但是最近又說哦第二種好。 同一層131.有無雙弧線走法的文件？ 沒有132.多層板設計需要注意什麼問題主要注意訊號的遮蔽，過孔的數量等等，從混合訊號的角度來說，總體來說要容易133.模擬地和數字地一般怎麼處理？ 低速分開，高速不分134.佈線時如何降低寄生電容?根據我們講座中的公式即可，但是要保證其他的指標能夠滿足系統設計的要求135.高速運放電源端旁路電容用什麼型別的好?ESR小一些的，一般沒太多要求136.對於時鐘訊號、資料訊號等訊號型別，為提高PCB抗干擾能力，能否提供一個佈線的先後參考順序？dropped137.數字地與模擬地之間的磁珠引數怎樣決定？請參考www.fair-rite.com的應用文件138.怎樣計算安排在DSP561電源管腳上的噪聲抑制磁介電容的頻率範圍，用多少個比較合適？一般並聯0.1uF和0.01uF即可139.要減少寄生電容，要求去除晶片下的覆銅，而為減少寄生電感，又要為晶片加上覆銅，請問如何處理和折中？謝謝！這要看哪一個使影響電路效能的主要因素，如本講座中的高速放大器的例子，去除地平面的好處要140.請問在高速印製版電路佈線時，訊號地和電源地是否需要特別處理？如果需要，應該如何妥當處理？一般高速電路中採用一塊地平面處理141.想在PC的主機板上做一個PCI-E的診斷卡應該注意哪些方面的內容？ dropped142.高速電路和速電路佈線最大的區別是什麼頻率決定了高速電路設計中必須考慮訊號的波長，而低速電路中通常不考慮這個因素。143.高速PCB板電源線接入，是在PCB板上焊接接外掛好還是，還是直接將電源線焊接在板子上好呢？通常需要電源接外掛，而不是電源線直接連線到板子上。144.高速PCB是否應該大面積附銅呢？雙面附銅好不好？高速PCB通常需要大面積的地平面作為參考面，可以做到電流回路面積最小，同時可以很好的控制特徵阻抗，雙面板的附銅也是同樣道理。145.給高速電路板加裝金屬遮蔽盒，會不會降低電路效能？不會，設計合理的遮蔽罩可以很好抑制EMI/EMC，相反會提高高頻電路的效能。146.高頻電路在佈線時應注意哪些問題?每級之間的隔離，遮蔽，和避免串繞和反射。147.如何避免過多的穿孔？訊號線的安排要合理，可以避免一些過孔。148.對於整合A/D地MCU應如何處理低平面？通常AGNG和DGND在晶片的底部單點連線149.請問類比電路中如何在增加地平面可以抗干擾和去掉低平面減少寄生電容之間取捨？用來安裝運放的焊盤下的接地面總是要被去除的，是為了消除了所有可能會引起不穩定因素的輸入和輸出端的寄生電容。對於一些高速訊號的走線（遠離器件的位置），應該在訊號線的下面提供儘量多的地平面。150.請問是否應當將其他晶片下方的地層也去掉以減少寄生？未必一定這樣，主要考慮到輸入電容的效應是否會引起不穩定因素。151.如果高速電路中不分割模擬和數字地，兩者間地干擾如何避免？高速電路中需要考慮的是儘量小的環路面積，這樣RFI會最小。有時會採用遮蔽技術來進行隔離。152.請問是否會提供Cadence封裝庫？ http://www.analog.com 提供ADI公司的絕大部分元器件Allegro封裝庫和PowerPCB的封裝庫153.請問射頻PCB前景如何？ Dropped154.在多層板中晶片電源的退藕電容裝到晶片的背面，並且下面有地和電源，那麼我過孔連線的時候勢必先會連線電源和地，然後再連線到晶片的引腳上，這樣做有問題嗎？要保證過孔引入的寄生電感和電容本身的電感效應與電容本身引起的字諧振頻率高於您要濾出的無用訊號頻率即可。155.地孔越多越好麼？通常是這樣，可以確保不同地平面的電位一致。地孔的間距一般取最高頻率訊號波長的1/100156.旁路電容值怎麼選擇？旁路電容一般有2到3個電容值相差100倍的電容組成，要濾除RF干擾訊號就是要確保電容的自諧振頻率高於您要濾除的干擾訊號。157.ADI的高速ADC佈局佈線時有沒有一些普適的建議？謝謝 先布高速模擬器件，在決定其他器件位置，可以選擇分模擬數字地或者不分，取決於那種佈線達到的效能更好。158.請問並行資料匯流排上經常串接30歐姆左右的電阻，是不是必要的呢？(我們在實際中省去了，沒有發現問題，匯流排速度大約是100MHz)這個電阻用來吸收電流毛刺，如果電路工作正常，也不是必須要有的。159.你好,請問如何減少像VGA,DVI,TVOEMI輸出,值如何計算.謝謝您可以使用一些抑制EMI的濾波器，您可以參考murata公司的EMI抑制濾波器160.高速數位電路設計和射頻設計,在PCB佈線有些什麼區別?一般射頻速度會更高，而且為模擬訊號，他們的PCB佈局沒有本質區別，很多佈線的方法和技巧可以通用。161.什麼是電氣規則約束佈線?它如何能滿足訊號完整性要求?高速PCB設計規則通常分兩種：物理規則和電氣規則。所謂物理規則是指設計工程師指定基於物理尺寸的某些設計規則，比如線寬為4Mil，線與線之間的間距為4Mil，平行走線長度為4Mil等。而電氣規則是指有關電特性或者電效能方面的設計規則，如佈線延時控制在1ns到2ns之間，某一個PCB線上的串擾總量小於70mV等等。162.我曾經在設計應用中遇到過一電力載波晶片因數字地和模擬地的原因致使晶片在使用過程中極易損壞，請問此種認識是否正確和想請教這樣的情況時常發生嗎？模擬地數字地的分割與否，應該不會影響到器件的損壞，如果器件損壞，請尋找其他的原因，比如說供電，是否有靜電，等等163.If OrCAD is a suitable high speed PCB layout tools?ItsPSpice can be used in RF simulation? Which tools set is mainlyPCB layout and simulationtools. ORcaD不能用來模擬RF，如果您需要模擬RF，請使用ADS。164. 什麼是分佈電流？分佈電流是指在地平面流回電源的電流。164.模擬地和數字地在哪裡連線比較好，是電源地上？還是A/D晶片的下面？對於很多ADC的評估板，模擬地和數字地的接點在晶片的正下方165. 如果在一較小的PCB上,數字GND與模擬GND很能分割時,地平面應注意那些問題? 可以不分割，使用一塊地。166. 通常分模擬地及數字地會影響EMC效能，看到有好多PCB，有的分地，有的不分地，請問有什麼依據嗎？沒有特別具體的依據，一般低速的選擇分模擬數字地，高速的可以不分，但是具體還是以實際的效能為準，那種效能好就使用那種167.有時我們並不把模擬地作為全鋪地還會更好，請問用AD器件在1MHz以內一定需要鋪地嗎？沒有一個固定的標準要求鋪地或者不鋪地，一般情況下我們建議鋪地，如果不鋪效能更好，當然也可以不鋪。168.怎麼把貴公司器件的文字文件的ibis在orcadpspice中建立器件用於設計模擬，還要在HyperLynx中做pcb設計模擬如果您要模擬高速ADC，請下載我們的ADIsimADC軟體。ORCAD不能模擬ibis,但是argos或者Hyperlynx可以。169.請問高速功率器件散熱怎麼考慮？ADI公司的有些晶片的正下方提供了能夠接地的焊盤，把它焊接在大面積的地上會有助於散熱。如果沒有，也可以用散熱片來解決 170. 剛才演示的一個PCB例子中,放大器下的地層為什麼要挖去 挖掉運放下面的地是為了減少寄生電容，從而增加運放工作的穩定性171. 模擬地與數字地分開,在混合訊號器件下一點接地,但是如果有多個混合訊號器件(ADC),怎麼辦你可以不分模擬和數字地，用過孔的方法多點接地，或者把多個器件都放在模擬區域，並保持這些晶片與模擬地數字地的接點的距離相等。172.對於高速訊號線來說，5MIL的線寬是否對PCB工藝要求很嚴格？都改為8mil是否更好？您可以使用8mil的線，對於供電電壓，最好使用更寬一些的線，比如20mil。173.我用AD9054-200做了一個採集卡，4層板佈線，AD9054晶片下面對應的電源層被我分割了數字5V和模擬5V，但是測量輸出的數字訊號有噪聲，不知是否是由於電源層切割不好的原因？ForAD9054, it only has one power supply pin. It should be very clean.If you have digital parts and other digital supplies, please trynot layout them under ad9854. AD9054 should be treated as an analogpart 174.請推薦一下RF電路PCB天線設計中比較合適的專業模擬軟體！ADS and HFSS from Agilent175. 請談談有關時序的問題 What timing doyou refer to?176. 請問貴公司的rf晶片，其RF走線長度與寬度有何限制。謝謝！ TheRF trace should be 50 ohm microstrip line. It should be as short aspossible in your PCB.177. 如果在一塊很小的電路板上有同時數位電路和類比電路,又不好分開接地怎麼處理好呢 Youcan use one ground plane. But please make sure the current loops ofanalog and digital are not intersected or influenced.178. 請問：一般美國對中國的高速ADC的許可證限制是速度多少？解析度多少？謝謝！ Itdepens on both the resolution and sample rate. For example, forresolution of 8 bits, the restriction to sample rate is 500MSPS.For 10 bits resolution, the restriciton is 200MHz. For higherresolution, the restriction to the sample rate is evenstricter.179. 在一個多卡模擬和數字混合系統中，每個卡的模擬區和數字區分別佈線1:一般為了防止地壓差，在模擬地和數字地之間放置一對反向並接的肖特基二極體，請問，此二極體選擇的原則是什麼？一般地電流的估算如何進行？能否對高速ADC採集電路推薦幾個型號？謝謝！2:多卡的模擬地和數字地在電源處一點連線，請問之前的連線線一般選擇什麼樣的材料？直徑或者面積多大？再謝！ 1.For the diode selection, you need to estimate the current returnthrough the analog and digital ground. For the exact current value,it depends on the signals transmitted from one side to the otherside which needs current return back.2. For the connection, thetrace should be as wider as possible.180. 請問給晶片加去藕電容和給電源加去藕電容，這兩者有何區別？ Thedecoupling capacitors to the parts should be placed as close aspossible to the power pins of the part. The decoupling capacitorsshould be placed as close as possible to the output pin of thepower supply.181. 請問在既有高速AD，又有數位電路，這樣的pcb板在佈線時電源和地該如何分配？是否有必要把兩者的電源和地層獨立做一層？ Thehigh speed ADC should be treated as analog part in your system. Itis not necessary to add a specific ground and power supply plane tothem.182. 在佈線時除了數模分層，電流環路儘量小外還應怎樣儘量避免數字訊號對射頻訊號的干擾？如果可以結合示例 Thisis a very general question. Using the ground to shiled the RFsignal and high speed digital signal. Separate them phisically.Separate the current loop of the analog and digital signal,etc.183.在電腦類電路佈線時通常數字地，模擬地分開後在介面端會有一塊獨立的地以消除串擾，對於手機通常佈線空間有限，如何實現這一原則 Thereis no one fixed standard for layout.184. pcb 出現電源干擾該如何查詢，和除錯？ Canyou describe your problem in more detail? You can send yourquestion detailed deion and the related test result and theschematicto [email protected] Our professional engineer will help you.185. 請問經常提到的數字地和模擬地要分開,一點接地,是指在同一個地平面上分成兩個區,然後通過磁珠一點連線嗎 Yes.You can also connect the grounds directly without the FB.186. 有沒有什麼工具可對PCB佈線進行時序分析?效果如果? Youcan use HyperLynx from Mentors.187. 射頻波段（MHz-GHz）電路板中的地連線問題 Pleaseuse one large complete consecutive ground plane and area. It willprovide good shileding.188. How to design VCC trace in Digital IC andAnalog IC? It should be as wide as possible.189. 是否走線穿越的層越少越好 Yes.199. 如果高速ADC的輸出要從一塊板引到另一塊板，比如AD6644的輸出。中間用排線連線的話，需不需要先進行單端到差分的轉換？在排線中不同的差分線對之間需不需要用地先隔離？ Itdepends on the length of the transmission. If you use differential,if would be better. If you use ground to shileding, that would bebest. Anyway, if depends on your budget.200. 在DDR高速佈線的時候，大家更多的是採用手工佈線？還是先設定等長、間距、過孔等約束然後依靠軟體自動佈線呢？我要做的工作是一個672腳FBGA封裝的FPGA與一個SODIMM插座之間的高速佈線。選用的工具軟體是Allegro，DDR的工作頻率是400MHz。如果用Allegro自動佈線能滿足我的要求嗎？我是一個新手沒有相關經驗，懇請專家們給與解答。謝謝！ 我們推薦用手工佈線。同時請注意線的等長和阻抗控制。201. 請問:高速時鐘訊號線如有多出分叉時,該如何端接? 一般情況下時鐘分配我們建議用專用晶片。端接電阻一般是50歐姆。201. 我做了一個基於dsp的資料採集電路(主頻100MHz),但上電時(boot)卻時好時壞,好象是復位不好,可我增加了復位電容很多,也並沒有多大改善,請問有可能是佈線的問題嗎? 這個請先用示波器捕捉相關管腳的波形圖，然後才可以下結論。在用示波器時，請使用模擬通道輸入，不要使用有些示波器的邏輯輸入口。這應該是與佈局、佈線有一定關係的。202. 請問專家，如何估算pcb的寄生電容 請參考第10頁。203. 那麼，對於20～40Mhz的AD取樣來說，模擬低和數字地是和在一起好，還是分開單點接地好？ 可以合在一起，放在系統模擬地上方。同時請參考這些器件的評估板。204. 如何提高線路板的高頻和電磁干擾？ 應該是消除干擾吧。這些需要從鋪地考慮，在一定情況下需要考慮遮蔽盒。205. 專家您好，我曾用兩片AD8369A和B（高速VGA）為兩路訊號放大用，A、B並聯在電源線下，且A在前但A的輸出範圍變小了，這是佈線原因造成的嗎？還望指教！ 您是將它們級聯嗎？請將您的原理圖以PDF格式傳送到[email protected], 同時請詳細描述您的問題。206. 請問高速板佈線，布好後在用軟體模擬時哪些引數是必須的？thanks dropped207. 主持人,你好!請問在多層高頻電路的PCB設計時,電源層與地層之間退耦的方式有哪些?我們在地層上發現有許多訊號分量,消除它們的方式有哪些?有時發現去掉退耦電容地層的訊號分量還要小一些. 請聯絡我們[email protected]我們會給您傳送一些文件。208. 主持人,你好!我們在設計一個含鎖相環電路的測試板時,發現PLL的CP(諧波分量)對測試板的另一個低噪聲放大器(單端輸入)的干擾比較大.請問在PCB設計PLL和LNA時的應該著重注意的事項?能用哪些模擬工具模擬?謝謝! 在高速板上，時鐘是一個需要格外小心的訊號。請保護好時鐘，也請減少時鐘對別的訊號的干擾。您可以在時鐘訊號周圍使用地做遮蔽，也可以在遠距離傳輸時鐘訊號時，使用差分方式如LVDS等。這個很難模擬。209. 請問老師模擬放大電路怎樣佈線才能有效抑制射頻干擾,例如(手機等對模擬放大電路的干擾) 可以使用遮蔽盒。210. 據說訊號頻率高達400MHz以上時，PCB的設計需要通過模擬設計才能達到設計要求，請問這種說法是否有道理？如果需要模擬設計，請問有何種途徑可以解決？ 不是很合理。應該是訊號的波長與它的走線達到一定比例時需要考慮。不能過分依賴模擬工具。 211. 請問高頻電路板應選用什麼板材？表面一這定要鍍金嗎？ 您指的頻率為多高？一般即便是射頻，也可以採用FR-4.但在做板子時，多與板子生產公司溝通是避免走彎路的一個好方法。212. 地孔的佈局及數量有何要求？ 您指的是射頻板子嗎？如果是，我們建議多加。一個原則是保證地平面之間電勢儘量一樣。 213. 請問AD6644時鐘電路的頻率穩定度和相位噪聲要求是多少？ 首先AD6644是美國政府出口限制的晶片，請儘快跟我們的代理聯絡獲得出口許可證，以免耽誤您的生產。關於您提的技術問題，這個在DATASHEET種有論述。我們的一篇APPLICATION NOTE AN-756是一個很好的參考文章。它可以在我們的網站上獲得。 214. 請問貴公司能否提供一些資料採集系統的EVM板原理圖？ 這些可以在我們的相關器件的網站上找到。如果有困難，請聯絡[email protected] 請問高速AD轉換器的數字地和模擬地如何處理？地平面劃分還是不劃分？如果不劃分的話板上的數位電路很多應該怎麼處理？ 請發E-mail至[email protected], 我們將把參考文件傳送給您。216. 請問：運放所有的焊盤下面都需要把“地”去除？還是某幾個特定的焊盤下面把“地”去除？還是整個運放的下面都需要把“地”去除？謝謝！ 這取決於訊號的頻率。在較高頻率時，建議把整個運放下面的地都去除。我們高速運放評估板的原理圖和佈線圖可以在我們網站上找到。如果有困難，請聯絡[email protected]