Xilinx IP核使用(一)--FIFO
今天在將SRIO的資料存入FIFO後,然後把FIFO中的資料不斷送入FFT進行運算時,對於幾個控制訊號總產生問題。所以單獨對FIFO進行了模擬。原來感覺FIFO的幾個引數埠一目瞭然啊,還需要什麼深入瞭解嗎,在實驗發生問題才知道當時的想法多麼幼稚啊。
下面對xilixn FIFO核進行下簡單說明,配上模擬時序圖和原始碼,描述的還是比較清晰的。希望對和我一樣剛接觸FPGA不久的同學能有一點點幫助^_^
這個模擬的功能是要實現向FIFO256存入1到256個數,再將1-256讀出。注意這裡選的是FULL FLAGS RESET VALUE OF 1
這是我想當然的模擬結果:這裡可以看到資料1丟失了,第一個讀出的資料是2。再看圖1的data_count,這裡先說下data_count的含義,當前時鐘進行寫操作,則下一時鐘data_count加1,當前時鐘進行讀操作,則下一時鐘data_count減1。因此由圖隱約可以知道為什麼資料1丟失了。
查看了下XILIXN FIFO的官方文件,說在進行寫復位後,要延遲3個時鐘週期才能進行寫操作。因此我在寫復位以後,通過count引入了3個時鐘的延遲,如下圖,發現數據沒有發生的丟失的情況了。
FIFO核非常好用,在讀操作的時候,我們可以通過data_count來知道還有多少個數據將要讀出,這對於後面的FFT引數控制很關鍵。當我加上FFT模組時,又出問題了,上面寫復位的FULL高電平對訊號的控制產生了的影響,即資料並沒有傳入FIFO,FULL就已經拉高了。重新回到FIFO文件,看到了答案FULL FLAGS RESET VALUE OF 0,在選了這個選項後,非同步寫復位將用最少的時間來完成。話不多說看模擬圖一目瞭然。
來源:兔美醬的部落格
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