通俗的講，晶片設計的驗證（Verification）就是驗證所設計的邏輯程式碼是否符合預期的要求，是否符合原來定義好的規範（如對於一個H264解碼晶片，就是驗證其是否實現了H264 標準中的某部分規範，不一定是全部，因為H264分為很多profile，可能所要求的僅僅是實現某些profile）。

在現在的積體電路的驗證中，主要有兩種方法，一種是隨機驗證，另外一種是形式驗證（Formal Verification）。隨機驗證就是通過大量的隨機向量來驗證測試是否符合要求（通常是將硬體的結果和軟體的結果進行比較，或者通過斷言比較）。形式驗證的主要思想是通過使用形式證明的方式來驗證一個設計的功能是否正確。形式驗證可以分為三大類：等價性檢查（Equivalence Checking）、模型檢查（Model Checking）和定理證明(Theory Prover) 。

隨著晶片規模的增大，晶片設計中驗證需要的時間越來越長，佔整個設計週期的比例越來越大。為了提高驗證速度，出現個各種自動化的驗證語言（如SystemVerilog等）和驗證工具（這些驗證工具大部分都支援隨機驗證）和各種驗證方法學，如OVM和VMM。

VMM和OVM都是基於SV（SystemVerilog）的硬體驗證的方法學，從本質上來講，VMM和OVM的方法學是一致的，目的都是實現可重用性(reusable)以提高驗證的效率。

VMM是由ARM和Synopsys提出的，OVM則是由Mentor和Candence共同提出的。因此使用Synopsys VCS進行模擬也就選擇了VMM的驗證方法，支援OVM的模擬工具自然就是Mentor和Candence的工具了。

VMM和OVM都是基於SystemVerilog（SV）的驗證方法，而SV相對於傳統的HDL語言來說，其最大的好處就是引入了面向物件程式設計的概念（Object Oriented Programming，OOP），OOP的概念基本上是可以跟{封裝(Encapsulation)+繼承(Inheritance)+多型(Polymorphism)}相等同的，至於封裝、繼承和多型，如果學過C++的人自然會明白。引入了OOP之後，SV便可以在更高的抽象層次進行模擬和驗證。

在2010年，貌似又出現了一個新的驗證方法，叫Universal Verification Methodology（UVM），UVM號稱集成了兩個驗證方法的優點，具體可以看

以上幾種驗證方法學的基本結構都差不多，可重用的實現的手段都是通過VIP（verification IP）實現的。這些VIP都是EDA工具提供或者單獨購買的，通常是一些常見的協議或者標準的IP，如AXI匯流排IP，USB協議IP。這樣的話，倘若設計一個使用了AXI匯流排作為輸入輸出介面的部件，通過驗證工具檢測待測設計AXI總線上的輸入輸出，並且和SystemVerilog描述的斷言進行比較（只需描述裡面出AXI匯流排介面外的行為，不用自己用SystemVerilog描述複雜AXI的行為，直接使用VIP就可以，節省了大量時間）。

並且這些驗證方法學和EDA工具現在都提供了對覆蓋率的支援，其基本的驗證結構如下（其中灰色部分就是驗證方法學所提供的支援）：