TLB:Translation Lookaside Buffer.

根據功能可以譯為快表，直譯可以翻譯為旁路轉換緩衝，也可以把它理解成頁表緩衝。裡面存放的是一些頁表文件（虛擬地址到實體地址的轉換表）。當處理 器要在主記憶體定址時，不是直接在記憶體的實體地址裡查詢的，而是通過一組虛擬地址轉換到主記憶體的實體地址，TLB就是負責將虛擬記憶體地址翻譯成實際的物理內 存地址，而CPU定址時會優先在TLB中進行定址。處理器的效能就和定址的命中率有很大的關係。

對映機制必須使一個程式能斷言某個地址在其自己的程序空間或地址空間內，並且能夠高效的將其轉換為真實的實體地址以訪問記憶體。一個方法是使用一個含 有整個空間內所有頁的入口（entry）的表（即頁表），每個入口包含這個頁的正確實體地址。這很明顯是個相當大的資料結構，因而不得不存放於主存之中。

由於CPU首先接到的是由程式傳來的虛擬記憶體地址，所以CPU必須先到實體記憶體中取頁表，然後對應程式傳來的虛擬頁面號，在表裡找到對應的物理頁面 號，最後才能訪問實際的實體記憶體地址，也就是說整個過程中CPU必須訪問兩次實體記憶體(實際上訪問的次數更多)。因此，為了減少CPU訪問實體記憶體的次 數，引入TLB。

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     cpu                                         記憶體

      TLB   <============================>    記憶體頁表

      L1 Cache <=====>L2 Cache<=========>    記憶體資料

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TLB種類

TLB在X86體系的CPU裡的實際應用最早是從Intel的486CPU開始的，在X86體系的CPU裡邊，一般都設有如下4組TLB:

第一組：快取一般頁表（4K位元組頁面）的指令頁表快取（Instruction-TLB）；

第二組：快取一般頁表（4K位元組頁面）的資料頁表快取（Data-TLB）；

第三組：快取大尺寸頁表（2M/4M位元組頁面）的指令頁表快取（Instruction-TLB）；

第四組：快取大尺寸頁表（2M/4M位元組頁面）的資料頁表快取（Instruction-TLB）；

圖中可見，當CPU執行機構收到應用程式發來的虛擬地址後，首先到TLB中查詢相應的頁表資料，如果TLB中正好存放著所需的頁表，則稱為TLB命中（TLB Hit）,接下來CPU再依次看TLB中頁表所對應的實體記憶體地址中的資料是不是已經在一級、二級快取裡了，若沒有則到記憶體中取相應地址所存放的資料。如果TLB中沒有所需的頁表，則稱為TLB失敗（TLB Miss），接下來就必須訪問實體記憶體中存放的頁表，同時更新TLB的頁表資料。

既然說TLB是記憶體裡存放的頁表的快取，那麼它裡邊存放的資料實際上和記憶體頁表區的資料是一致的，在記憶體的頁表區裡，每一條記錄虛擬頁面和物理頁框對應關係的記錄稱之為一個頁表條目（Entry），同樣地，在TLB裡邊也快取了同樣大小的頁表條目（Entry）。由於頁表條目的大小總是固定不變的，所以TLB的容量越大，則它所能存放的頁表條目數越多（類似於增大CPU一級、二級快取容量的作用），這就意味著快取命中率的增加，這樣，就能大大減少CPU直接訪問記憶體的次數，實現了效能提升。

4． TLB的聯合方式：

TLB內部儲存空間被劃分為大小相同的塊（即TLB頁表條目），這些塊的大小=記憶體的頁表區裡頁表條目的大小.

所以，就可以在TLB頁表條目和記憶體頁表條目間建立一定的相互對應關係。當CPU需要頁表資料時，它必須迅速做出如下的2個判斷：一個是所需要的頁表是否已快取在TLB內部（即判斷TLB命中或是失敗），另一個是所需要的頁表在TLB內的哪個條目內。為了儘量減少CPU做出這些判斷所需的時間，就必須在TLB頁表條目和記憶體頁表條目之間的對應方式上動點腦筋。

最後附上一張在維基百科找到的更加符合真實地址翻譯的流程供大家參考，這張圖加入了TLB和缺頁異常的流程（圖片來源頁）。