verilog 語法注意事項

阿新 • • 發佈：2019-01-23

1)每個always塊，必須要有begin end
其它如if~else、case的分支語句，超過一句的也都要有begin end

2)Part-select of scalar wire array 'q' is illegal

Try changing:

wire q[7:0];
wire q_[7:0];

to:

wire [7:0] q;
wire [7:0] q_;

That clears up compile errors for me.

（2）

有 define 與include 語句，那麼define的作用域是全域性

如果把 include 拿掉  把verilog檔案加入工程，  define的作用域不會 作用於 子verilog 檔案
`define FPGA

1)每個always塊，必須要有begin end 其它如if~else、case的分支語句，超過一句的也都要有begin end 2)Part-select of scalar wire array 'q' is illegal Try changing:wire

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