第一步：先用visio將原理圖畫出來

第二步 利用UE編譯器將原理實現

第一個模組，利用計數器實現分頻

module freq_ctrl(

input wire sclk,

input wire rst_n,

output reg slow_clk

); 

reg [5:0] cnt;

parameter CNT_MAX=25-1;

[email protected](posedge sclk or negedge rst_n)

       if (!rst_n)
        cnt<='d0;
        else if (cnt>CNT_MAX)
        cnt<='d0;
        else
         cnt<=cnt+1;
 
[email protected](posedge sclk or negedge rst_n)

       if (!rst_n)
        slow_clk<=0;
        else if (cnt==CNT_MAX)
           slow_clk<=~slow_clk;
        else
         slow_clk<=slow_clk;
endmodule
       

第二個模組，編寫流水燈模組

module run_led(
        input wire slow_clk,
        input wire rst_n,
        output reg [3:0] led_o
);
 
[email protected](posedge slow_clk or negedge rst_n)
        if(rst_n==0)
            led_o<=4'b0001；
          else
                led_o<={led_o[2:0],led_o[3]};
endmodule

第三個頂層模組例化

module top_led(
        input wire sclk_in,
        input wire rst_in,
        output wire [3:0] led_out
);
wire temp_clk;
freq_ctrl	freq_ctrl_inst(
		.sclk		(sclk_in),
		.rst_n		(rst_in),
		.slow_clk    (temp_clk)
); 
run_led run_led_inst(
		.slow_clk	(temp_clk),
		.rst_n		(rst_in),
		.led_o      (led_out)
);
endmodule
 

第四步，建立ISE檔案，對模組進行綜合模擬

第五步，建立與modelsim聯調模擬

            在晶片上點選new source 新增測試檔案verilog test fixture自動產生測試檔案

第六步，模擬檢查無誤後，就可以新增引腳繫結。步驟和上訴一樣，new source 然後新增Ucf檔案即可