需求說明：Verilog設計

內容       ：ASIC設計關鍵問題

來自       ：時間的詩

ASIC的複雜性不斷提高，同時工藝在不斷地改進，如何在較短的時間內開發一個穩定的可重用的ASIC晶片的設計，並且一次性流片成功，這需要一個成熟的ASIC的設計方法和開發流程。本文結合NCverilog，DesignCompile，Astro等ASIC設計所用到的EDA軟體，從工藝獨立性、系統的穩定性、複雜性的角度對比各種ASIC的設計方法，介紹了在編碼設計、綜合設計、靜態時序分析和時序模擬等階段經常忽視的問題以及避免的辦法，從而使得整個設計具有可控性。

1.基本的ASIC設計流程

　　ASIC設計流程可以粗分為前端設計和後端設計，如果需要更細的劃分，可以分成如下幾個步驟：
　　1.包括系統結構分析設計、RTL編碼以及功能驗證；
　　2.邏輯綜合、PreLayoutSTA以及形式驗證（RTL程式碼與邏輯綜合生成的Netlist之間）；
　　3.Floorplan、Placement、ClockTree插入以及全域性佈線（GlobalRouting）
　　4.形式驗證（邏輯綜合的Netlist與帶有CT資訊的Netlist之間）、STA；
　　5.DetailedRouting，DRC；
　　6.PostlayoutSTA，帶有反標延遲資訊的門級模擬；
　　7.Tape-Out

　　當然，這還是一個比較粗的流程，其中每個步驟還可以分得更細，通常所說的前端設計主要包括上述流程中的1，2，4，6這幾個部分。同時，這個流程是一個迭代的過程。對於一些通常的問題以及其中的一些方法，已經有大量的文獻中提到，本文將不再贅述，因此本文著力於討論在設計各個階段中一些容易被忽視的或者可能帶來潛在危險的地方。　

2.結構分析設計、RTL編碼

2.1良好的編碼風格

　　儘量避免把時鐘當作訊號使用，在RTL驗證時不會出現什麼問題，但是，如果在後端設計的時候忽略了對這些點的時鐘skew控制，就會產生意想不到的結果。例如：例1：

　　module　　gen_clk(cka,rst_n,ckb);
　　input　　 cka,rst_n;
　　output　　ckb;
　　reg[1:0] ck_cnt;
　　[email protected](posedgecka)begin
　　if(!rst_n)　　ck_cnt
　　else　　　　ck_cnt
　　end
　　assign　　　ckb=ck_cnt;
　　endmodule

2.2同步設計和跨時鐘域資料傳輸

2.3復位策略

2.4門控時鐘

2.5匯流排實現

3.邏輯綜合以及後端設計相關問題

3.1編碼風格檢查

3.2非同步時鐘域

3.3特殊時鐘訊號處理

3.4復位訊號

4.帶Post-Layout延遲資訊的門級模擬

5.結束語

附加 典型ASIC設計具有下列相當複雜的流程：

  1) 、結構及電氣規定。
  2）、RTL級  典型ASIC設計具有下列相當複雜的流程：
  1) 、結構及電氣規定。
  2）、RTL級程式碼設計和模擬測試平臺檔案預備。
  3）、為具有儲存單元的模組插進BIST(Design For test 設計)。 
  4）、為了驗證設計功能,進行完全設計的動態模擬。 
  5）、設計環境設定。包括使用的設計庫和其他一些環境變數。 
  6）、使用 Design Compiler工具,約束和綜合設計,並且加進掃描鏈（或者JTAG）。 
  7）、使用 Design Compiler自帶靜態時序分析器,進行模組級靜態時序分析。  
  8）、使用 Formality工具,進行 RTL級和綜合後門級網表的 Formal VerificatiON。
  9）、版圖佈局佈線之前,使用PrimeTime工具進行整個設計的靜態時序分析。
  10）、將時序約束前標註到版圖天生工具。
  11）、時序驅動的單元佈局,時鐘樹插進和全域性佈線。 
  12）、將時鐘樹插進到DC的原始設計中。
  13）、使用 Formality,對綜合後網表和插進時鐘樹網表進行 Formal Verification。
  14）、從全域性佈線後的版圖中提取出估算的時間延時資訊。
  15）、將估算的時間延時資訊反標註到Design Compiler或者 Primetime。 
  16）、在Primetime中進行靜態時序分析。 
  17）、在Design Compiler中進行設計優化。
  18）、設計的具體佈線。 
  19）、從具體佈線的設計中提取出實際時間延時資訊。 
  20）、將提取出的實際時間延時資訊反標註到Design Compiler或者Primetime中。
  21）、使用Primetime進行版圖後的靜態時序分析。 
  22）、在 Design Compiler中進行設計優化（假如需要）。 
  23）、進行版圖後帶時間資訊的門級模擬。
  24）、 LVS和DRC驗證,然後流片。設計和模擬測試平臺檔案預備。
  3）、為具有儲存單元的模組插進BIST(Design For test 設計)。 
  4）、為了驗證設計功能,進行完全設計的動態模擬。 
  5）、設計環境設定。包括使用的設計庫和其他一些環境變數。 
  6）、使用 Design Compiler工具,約束和綜合設計,並且加進掃描鏈（或者JTAG）。 
  7）、使用 Design Compiler自帶靜態時序分析器,進行模組級靜態時序分析。  
  8）、使用 Formality工具,進行 RTL級和綜合後門級網表的 Formal Verification。
  9）、版圖佈局佈線之前,使用PrimeTime工具進行整個設計的靜態時序分析。
  10）、將時序約束前標註到版圖天生工具。
  11）、時序驅動的單元佈局,時鐘樹插進和全域性佈線。 
  12）、將時鐘樹插進到DC的原始設計中。
  13）、使用 Formality,對綜合後網表和插進時鐘樹網表進行 Formal Verification。
  14）、從全域性佈線後的版圖中提取出估算的時間延時資訊。
  15）、將估算的時間延時資訊反標註到Design Compiler或者 Primetime。 
  16）、在Primetime中進行靜態時序分析。 
  17）、在Design Compiler中進行設計優化。
  18）、設計的具體佈線。 
  19）、從具體佈線的設計中提取出實際時間延時資訊。 
  20）、將提取出的實際時間延時資訊反標註到Design Compiler或者Primetime中。
  21）、使用Primetime進行版圖後的靜態時序分析。 
  22）、在 Design Compiler中進行設計優化（假如需要）。 
  23）、進行版圖後帶時間資訊的門級模擬。
  24）、 LVS和DRC驗證,然後流片。