FPGA定點小數計算（Verilog版）第四篇——定點小數轉換為浮點小數
阿新 • • 發佈：2019-02-01
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用FPGA實現定點運算，相對於浮點運算來說，開銷要小很多（時間上和空間上的）。但是在某些特定的場合，如多機協同處理等，要求FPGA的輸入資料（或者是輸出資料）為浮點形式的資料，這是就需要我們來做一個浮點小數與定點小數之間的轉換了。
本文為本次定點小數相關博文連載的第四篇，後面的寫作計劃分別為：第五篇——浮點小數轉換為定點小數；第六篇——平方根運算（查表法）；第七篇——平方根運算（牛頓迭代法，使用John Carmack方法）。
和前面一樣的套路，開始貼圖模式：
首先是fixed2float.v：
然後是Testbench：
使用Syplify Pro綜合獲得的RTL檢視：（太長了，貼了也看不清楚，所以不貼了！）
使用Diamond綜合得到的：
Design Summary Number of registers: 71 out of 83994 (0%) PFU registers: 40 out of 83640 (0%) PIO registers: 31 out of 354 (9%) Number of SLICEs: 62 out of 41820 (0%) SLICEs as Logic/ROM: 62 out of 41820 (0%) SLICEs as RAM: 0 out of 31365 (0%) SLICEs as Carry: 0 out of 41820 (0%) Number of LUT4s: 92 out of 83640 (0%) Number used as logic LUTs: 92 Number used as distributed RAM: 0 Number used as ripple logic: 0 Number used as shift registers: 0
下面是ActiveHDL的指令碼檔案：
功能模擬的波形圖如下：
本文轉載自：http://blog.chinaaet.com/justlxy/p/5100052345，如涉及侵權，請私信小編刪除。
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