Vivado下的整合邏輯分析儀ILA 入門

阿新 • • 發佈：2019-02-05

剛剛開始學習Zynq 7000的時候，看到別人問ILA的問題時，說是整合邏輯分析儀，我覺得這是一個好東西，我一定要學會它。

我是買了黑金的AX7010, 後來換成AC7010，開始學習Zynq 7000的，當然他的平臺是Vivado 2015.4 。我一步步按照黑金的教程學習，基本掌握了Zynq 7000的開發過程，但教程只是簡單提到了模擬和邏輯分析儀。所以我不斷尋找Vivado 下如何模擬以及邏輯分析儀的使用。一直不得要領，出不來。我好希望有一個教人走一遍的入門教程。經過十多天的苦苦思考和資料尋找，測試，前幾天，測試出來了Vivado 下的模擬，我就積極地和大家分享了，見我的模擬入門一文。今天我又把整合邏輯分析儀的波形調出來了，我又把他分享給大家。新鮮出爐，有些理解不一定都好，但還是足以帶你走一遍。

本文主要參考了xilinx 的ug908-vivado-programming-debugging.pdf，還有http://blog.chinaaet.com/kevinc/p/5100050249 (Vivado中使用邏輯分析儀ILA)。

原始碼和工程下載地址：連結：http://pan.baidu.com/s/1pL4yCR5 密碼：ki9s

1：建立工程並準備檔案

開啟Vivado，並新建一個工程，取名dividerIla ，型別(type)，選擇RTL Projecct，Default Part 根據你的硬體平臺選擇。這個一定要選擇正確，因為需要下載並執行的。我的平臺是AC7010，選擇的是xc7z010clg400-1。

接下來是新增下載的源程式檔案：Divider_Multiple.v 到Design Sources 下， Divider.xdc 到 Constarnts下。最後的效果如下圖，其操作過程不詳述，如果操作不來，請去檢視我寫的 Vivado 下的模擬入門一文，那有詳細圖示。

這裡特別注意，如果你的硬體平臺不一樣，你需要修改Divider.xdc檔案。這裡分配硬體的管腳，需要與你的硬體一致，特別是clk_i， div1hz_o。 clk_i 是時鐘輸入腳，我的硬體是U18， div1hz_o 是led 閃燈控制，我的是R19， rst_n_i 是復位腳，我的是L15（其實沒有使用）。

在這一步的時候，如果你綜合(Synthesis），執行（Implementation）,產生位元流（Genrate Bitstream），並下載執行，應該看到你的一個LED 在一閃一閃的。這就是說，如果硬體平臺不一致，你就要保證程式是正確無誤的，否則，你要修改好。

如果你不想下載，這裡提供copy 程式，就是這2個程式的程式碼。

Divider_Multiple.v 程式碼：

`timescale 1ns / 1ps
module Divider_Multiple(
    input clk_i,
    input rst_n_i,
    output div2_o,
    output div3_o,
    output div4_o,
    output div8_o,
    output div1hz_o
    );

reg div2_o_r=1'b0;
[email protected](posedge clk_i)
    div2_o_r=~div2_o_r;

reg [1:0]div_cnt1=2'b00;
[email protected](posedge clk_i)
    div_cnt1<=div_cnt1+2'b1;

reg div4_o_r=1'b0;
reg div8_o_r=1'b0;

[email protected](posedge clk_i)
begin
       if(div_cnt1==2'b00 || div_cnt1==2'b10)
            div4_o_r=~div4_o_r;
        else
            div4_o_r=div4_o_r;
end

always @ (posedge clk_i)
begin
       if((~div_cnt1[0]) && (~div_cnt1[1]))
            div8_o_r=~div8_o_r;
        else
            div8_o_r=div8_o_r;
end

   reg[1:0] pos_cnt=2'b00;
   reg[1:0] neg_cnt=2'b00;

[email protected](posedge div2_o_r)
begin
      if(pos_cnt==2'd2)
          pos_cnt<=2'b00;
      else
          pos_cnt<=pos_cnt+2'b01;
end

[email protected](negedge div2_o_r)
begin
      if(neg_cnt==2'd2)
          neg_cnt<=2'b00;
      else
          neg_cnt<=neg_cnt+2'b01;
end

reg div3_o_r0;
reg div3_o_r1;

[email protected](posedge div2_o_r)
if(pos_cnt<2'd1)
    div3_o_r0<=1'b1;
else
    div3_o_r0<=1'b0;

[email protected](posedge div2_o_r)
    if(neg_cnt<2'd1)
       div3_o_r1<=1'b1;
    else
       div3_o_r1<=1'b0;

reg div1hz_o_r=0;
reg [25:0] div1hz_cnt=0;
always @(posedge clk_i)
if(div1hz_cnt<26'd50_000_000)
    div1hz_cnt<=div1hz_cnt+1'b1;
else
    div1hz_cnt<=0;

[email protected](posedge clk_i)
    if(div1hz_cnt==26'd49_999_999)
        div1hz_o_r<=~div1hz_o_r;
    else
        div1hz_o_r<=div1hz_o_r;

assign div2_o=div2_o_r;
assign div3_o=div3_o_r1;
assign div4_o=div4_o_r;
assign div8_o=div8_o_r;
assign div1hz_o=div1hz_o_r;

endmodule

Divider.XDC程式碼：

create_clock -period 10.000 -name clk100MHZ [get_ports clk_i]
set_property IOSTANDARD LVCMOS33 [get_ports clk_i]
set_property IOSTANDARD LVCMOS33 [get_ports rst_n_i]
set_property IOSTANDARD LVCMOS33 [get_ports div2_o]
set_property IOSTANDARD LVCMOS33 [get_ports div3_o]
set_property IOSTANDARD LVCMOS33 [get_ports div4_o]
set_property IOSTANDARD LVCMOS33 [get_ports div8_o]
set_property IOSTANDARD LVCMOS33 [get_ports div1hz_o]
set_property PACKAGE_PIN U18 [get_ports clk_i]
set_property PACKAGE_PIN L15 [get_ports rst_n_i]
set_property PACKAGE_PIN M14 [get_ports div2_o]
set_property PACKAGE_PIN M15 [get_ports div3_o]
set_property PACKAGE_PIN K16 [get_ports div4_o]
set_property PACKAGE_PIN J16 [get_ports div8_o]
set_property PACKAGE_PIN R19 [get_ports div1hz_o]

2 ：設定除錯引數

如果你還沒有綜合，那就先執行綜合(Run Synthesis），需要一點時間，然後按下圖開啟Synthesis -> Set up Debug