關於Verilog 中阻塞與非阻塞賦值的幾點理解

相信很多剛開始學習Verilog的童鞋對阻塞、非阻塞賦值理解得不是很明白，或者說是一頭霧水。確實，Verilog中阻塞、非阻塞一直就是一個難點，很多具備很久開發經驗的工程師仍是不得要領，在分析程式碼，看模擬時還是迷迷糊糊。我自己在學習語法的時候感覺理解了，但是在自己寫程式碼，看模擬時仍然會出現不理解的波形，所以，就從頭開始再看了遍語法。

阻塞賦值

阻塞賦值，顧名思義，即在一個always塊中，後面的語句會受到前語句的影響，具體來說，在同一個always中，一條阻塞賦值語句如果沒有執行結束，那麼該語句後面的語句就不能被執行，即被“阻塞”。也就是說always塊內的語句是一種順序關係，這裡和C語言很類似，比如，在C語言中，b= a;c=b;執行的時候就是先執行第一句b= a，然後執行下一句c=b，最後結果是a=c。同樣，在時鐘沿觸發下，always塊內，阻塞賦值是同樣順序執行，如下程式碼：

[email protected](posedge clk)
    begin 
        b = a;
        c = b;
    end

在時鐘上升沿來的時候，a賦給b,執行完成後，b在賦給c，整個程式碼執行完時，a=c，效果與C語言同。
其過程下圖所示

a的值先給b,然後才能給到c，這都是在一個時鐘沿上完成的。

非阻塞賦值

在說非阻塞賦值之前，我們要先知道觸發器的工作原理。即在時鐘到來時，觸發器會將輸入端的資料打到輸出端，這是受時鐘節拍控制的。其實，非阻塞賦值更能體現出硬體電路工作時的實際情況。那麼非阻塞賦值具體是怎麼回事呢？
繼續用上面的例子：

[email protected](posedge clk)
    begin
        b <= a;
        c <= b;
    end 

在時鐘上升沿到來時，該always塊就不同於阻塞賦值的最終輸出結果a=c，而是a傳遞到c需要間隔兩個時鐘，怎麼理解呢？
直接看圖吧

非阻塞賦值是由時鐘節拍決定，在時鐘上升到來時，執行賦值語句右邊，然後將begin-end之間的所有賦值語句同時賦值到賦值語句的左邊，注意：是begin—end之間的所有語句，一起執行，且一個時鐘只執行一次。對於上面例子，在第一個時鐘上升沿到來時，a把值賦給b,b把值賦給c，而此時b的值還沒有被更新（即a的值還沒有被觸發器打給b）,只是將b0(b前一次的值)打給c,所以第一個時鐘結束後，b的當前值是a，c的當前值是b0（圖中的c0）。第二個時鐘上升沿到來時，才當前的b賦給c,由觸發器輸出，所以此時c的值才更新為a,故a和c相差2個時鐘。
若a為 1，b為0，c為1的話，那麼在非阻塞語句的always塊中，一個時鐘沿到來，由於他們之間是同時執行的，所以把a的1賦給了b，把b的0賦給了c，但是在阻塞語句裡面，a的1先給了b，然後b把新賦值的1又給了c，那麼c在一個時鐘之後即變成了1。
通過上面的描述，阻塞、非阻塞賦值應該有了比較清晰的瞭解，但是什麼時候用阻塞，什麼時候用非阻塞賦值呢？在同一個always塊中是否可以混合賦值呢？
對於第一個問題，夏宇聞老師書中直接給出了建議：

1、時序邏輯，使用“非阻塞賦值”。

2、 鎖存器（latch）建模，使用“非阻塞賦值”。

3、組合邏輯，使用“阻塞賦值”

4、 當在同一個always塊裡面既為組合邏輯又為時序邏輯時，使用“非阻塞賦值”。

5、組合邏輯輸出時，為消除毛刺會在輸出端加一個觸發器，即使用非阻塞賦值

對於第二個問題，不建議在同一個always塊中使用混合賦值，在quartusII 中直接會報錯，綜合無法通過。同時同一個變數也不能在多個always塊中被賦值，會報錯。