使用過Cadence也有一段時間了，現在對其原理圖工具的使用做一小結。

1、多張Page頁面時，訊號的連線

對於較複雜的設計，一般都會將整個設計細分成各個模組來設計，以便於閱讀和管理，這時就會用到多張Page頁面。在Capture CIS中，用於訊號連線的有三種：網路標號、Hierarchical Port、Off-Page Connector。它們的應用場合各不相同，網路標號通常用於當前Page中的訊號連線；Hierarchical Port用於層次設計時各層訊號的連線；而Off-Page Connector則是用於平坦式設計時的不同Page間訊號的連線。它們雖然可以通用，但是不注意的話就容易出問題，比如：將Hierarchical Port用於平坦式電路設計的不同Page訊號的連線

因此，為了保證設計的準確，建議還是要遵守原理圖設計的規範。

2、多Page頁面設計時，顯示頁間識別符號

在大型設計中，Page眾多、訊號眾多，為了顯示的直觀，可將各Page頁面中的訊號新增上頁間識別符號。方法如下：

A、在Tool下調出Annotate註釋視窗，在Packaging一欄的Action中選擇Add Intersheet References。如下圖：

B、出現Intersheet References視窗，可設定識別符號的偏移位置，格式，等等。

這裡設定X軸偏移10，格式為{n}，其它預設即可，OK即可，如下圖：

C、設定完成後的效果如下圖，這樣每個訊號所在的Page頁面就都標註出來了，可方便的對各訊號進行管理，直觀明瞭。

3、元件某屬性隱藏後，如何再次顯示該屬性

這裡以電阻元件的Value屬性為例說明。步驟如下：

A、雙擊元件開啟元件屬性視窗。

B、點選Value欄，然後點選視窗上方的Display按鈕，將顯示屬性中的Format切換為需要顯示的狀態，OK即可。

C、返回原理圖，之前隱藏的Value屬性再次顯示出來了。 

在用OrCad Capture CIS畫電路原理圖時，不同電路圖頁面之間的訊號互聯，單訊號線(wire)用分頁埠聯結器（Off Page Connector）實現互聯，匯流排（Bus）用埠(Port)實現互連（也可以用分頁埠聯結器（Off Page Connector））。 2. 特別注意：在FPGA原理圖設計中，在為FPGA設計原理圖符號時，一般要將FPGA分為多個部分，這時一定要注意在管腳功能劃分時，要將Bank2中用於配置的管腳，包括：配置模式選擇管腳M0、M1,CCLK,DIN,INIT_B等與TMS,TCK,TDO,TDI等一起劃分到FPGA的配置（Configuration）部分。 
3. 在OrCad Capture CIS中製作原理圖符號時，如果器件有多個（兩個以上）管腳名稱（pin name）相同，在儲存該元件時就會彈出以下警告資訊