CMOS和TTL整合閘電路在實際使用時經常遇到這樣一個問題，即輸入端有多餘的，如何正確處理這些多餘的輸入端才能使電路正常而穩定的工作？

一、CMOS閘電路      

      CMOS 閘電路一般是由MOS管構成，由於MOS管的柵極和其它各極間有絕緣層相隔，在直流狀態下，柵極無電流，所以靜態時柵極不取電流，輸入電平與外接電阻無關。由於MOS管在電路中是一壓控元件，基於這一特點，輸入端訊號易受外界干擾，所以在使用CMOS閘電路時輸入端特別注意不能懸空。在使用時應採用以下方法：

      1、與門和與非閘電路：由於與閘電路的邏輯功能是輸入訊號只要有低電平，輸出訊號就為低電平，只有全部為高電平時，輸出端才為高電平。而與非閘電路的邏輯功能是輸入訊號只要有低電平，輸出訊號就是高電平，只有當輸入訊號全部為高電平時，輸出訊號才是低電平。所以某輸入端輸入電平為高電平時，對電路的邏輯功能並無影響，即其它使用的輸入端與輸出端之間仍具有與或者與非邏輯功能。這樣對於CMOS與門、與非閘電路的多餘輸入端就應採用高電平，即可通過限流電阻（500Ω）接電源。

      2、或門、或非閘電路：或閘電路的邏輯功能是輸入訊號只要有高電平輸出訊號就為高電平，只有輸入訊號全部為低電平時，輸出訊號才為低電平。而或非閘電路的邏輯功能是輸入訊號只要有高電平，輸出訊號就是低電平，只有當輸入訊號全部是低電平時輸出訊號才是高電平。這樣當或門或者或非閘電路某輸入端的輸入訊號為低電平時並不影響閘電路的邏輯功能。所以或門和或非閘電路多餘輸入端的處理方法應是將多餘輸入端接低電平，即通過限流電阻（500Ω）接地。

二、TTL閘電路

      TTL閘電路一般由晶體三極體電路構成。根據TTL電路的輸入伏安特性可知，當輸入電壓小於闡值電壓UTH，即輸入低電平時輸入電流比較大，一般在幾百微安左右。當輸入電壓大於閾值電壓UTH時，輸入高電平時輸入電流比較小，一般在幾十微安左右。由於輸入電流的存在，如果TT L閘電路輸入端串接有電阻，則會影響輸入電壓。

      1、TTL與門和與非閘電路：對於TTL與閘電路，只要電路輸入端有低電平輸入，輸出就是低電平。只有輸入端全為高電平時，輸出才為高電平。對於TTL與非門而言，只要電路輸入端有低電平輸入，輸出就為高電平，只有輸入端全部為高電平時，輸出才為低電平。根據其邏輯功能，當某輸入端外接高電平時對其邏輯功能無影響，根據這一特點應採用以下四種方法：（1）將多餘輸入端接高電平

      2、TTL或門、或非門：對於下TTL或閘電路，邏輯功能是隻要輸入端有高電平輸出端就為高電平，只有輸入端全部為低電平時，輸出端才為低電平，TTL或非閘電路，邏輯功能是隻要輸入端有高電平，輸出端就為低電平，只有輸入端全部為低電平時，輸出才為高電平，根據上述邏輯功能，TTL或門、或非閘電路多餘輸入端的處理應採用以下方法：（1）接低電平；（2）接地；（3）由TTL輸入端的輸入伏安特性可知，當輸入端接小於IKΩ的電阻時輸入端的電壓很小，相當於接低電平，所以可以通過接小於IKΩ（500Ω）的電阻到地。

三、三態門之高阻態的理解     

      1、高阻態這是一個數字電路里常見的述語，指的是電路的一種輸出狀態，既不是高電平也不是低電平，如果高阻態再輸入下一級電路的話，對下級電路無任何影響，和沒接一樣，如果用萬用表測的話有可能是高電平也有可能是低電平，其電壓值可以浮動在高低電平之間的任意數值上，隨它後面所接的電路而定。

       2、高阻態的實質：電路分析時高阻態可做開路理解。你可以把它看作輸出（輸入）電阻非常大，極限可以認為懸空（也就是說理論上高阻態不是懸空），它是對地或對電源電阻極大的狀態。而實際應用上與引腳的懸空幾乎是一樣的。當閘電路的輸出上拉管導通而下拉管截止時，輸出為高電平；反之就是低電平；如上拉管和下拉管都截止時，輸出端就相當於浮空（沒有電流流動），其電平隨外部電平高低而定，即該閘電路放棄對輸出端電路的控制。

       3、懸空（浮空，floating）：就是邏輯器件的輸入引腳即不接高電平，也不接低電平。由於TTL邏輯器件的內部結構，當它輸入引腳懸空時，相當於該引腳接了高電平。一般實際運用時，引腳不建議懸空，易受干擾。對於TTL或非門接地處理，對於TTL與非門可以懸空或接高電平。至於COMS不能懸空，那是因為COMS的柵極和襯底是被二氧化矽隔開，它比較脆弱，只能承受幾百伏的電壓，而靜電能達到上千伏，COMS懸空時電壓為VDD/2。

       4、由於TTL積體電路的低電平驅動能力比高電平驅動能力大得多，所以常用低電平有效OC門輸出的七段譯碼器來驅動。