Quartus是一個整合的EDA（電子自動化）開發軟體。

（１）設計流程：設計輸入，綜合適配，模擬下載。

編譯器：原理圖設計輸入，文字編輯AHDL，VHDL，Verilog。記憶體編輯Hex，Mif。

要這道檔案的格式代表的意義：

有quartus：Verilog 的拓展名：.v ；VHDL的拓展名：.vhd ；AHDL的拓展名：.tdf ；

原理圖的拓展名：.bsf ，gdf；

利用quartus軟體設計的流程是：設計輸入（可以是程式檔案，也可以是原理圖檔案）---》分析與綜合（這個功能的分析）------》綜合佈線--------》時序分析（時序分析）-------》引腳的鎖定及下載

1：設計輸入：

2：綜合和分析：先進行語法的分析和校正，依據邏輯設計描述和各種約束條件進行編譯，優化，轉化和綜合。最終獲得門級電路甚至更底層的電路描述網表文件

3：模擬：包括了功能模擬和時序模擬。功能模擬是直接對VHDL，原理圖描述的邏輯功能進行測試，看是否滿足了功能要求，不涉及具體器件的硬體特性。時序模擬：接近真實器件特性的模擬，模擬精度高。Quartus可以通過建立和編輯波形檔案，來執行模擬分析。

4：佈局佈線：目的是將綜合後產生的網表文件配置與指定的器件中，使之產生最終的下載檔案

5：時序分析；分析邏輯的效能，協助時序分析，驗證驅動晶片外訊號的時鐘至管腳延時

6：引腳鎖定及下載：硬體的測試，將輸入輸出訊號鎖定在引腳上，通過程式設計電纜向ＣＰＬＤ進行下載

（２）ＶＨＤＬ輸入的流程

　 新建工程－－》新建ＶＨＤＬ檔案－－》功能模擬－－》全編譯－－》時序模擬－－》引腳鎖定和下載。

1：File->New Project Wizard--》填寫專案路徑和名稱--》是否向工程新增檔案--》選擇目標晶片系類（可以再Assignments--->Divices中調出）---》選擇是否用第三方的ＥＤＡ工具

2：File-->New--->VHDL File---->編寫檔案（可以再導航欄中右擊頂層實體---》setting---》新增檔案；可以再

3：分析和綜合Processing---》start----》Start Analysis&Synthesis（快捷按鈕）

在這一步中可能會出現top-level design entity is undefined，最起碼我的在這個上面出現了幾次的錯誤，頂層實體的錯誤：可以首先在Assignments-->Setting--->General中看看實體的名字是否是正確的。如果是搜的別人的程式碼一定要看看程式碼的內容其中

entity forth is

generic(LEN : integer :=2);

port(

clkin : in std_logic;

clkout : out std_logic

);

end forth;

這個是一個實體的定義。在開始和結束的時候一定要保證實體的名字和檔名字一樣和工程的名字也是一樣的。

4指定模擬模式：由於在quartus11.0 當中的模擬工具和軟體是分離的（在quartus中找不到simulator，也沒有波形檔案），因此要藉助第三方的模擬模擬。要取得第三方的支援，我選取的是Modelsim10.1a，這裡安裝的版本不一樣在quartus中的設定是不一樣的。

在Assignments----》Setting-----》EDA Tool setting-----》Simulation中選擇Tool name 為Modelsim

在Tool---->option------》EDA tool option 中------》Modelsim的路徑要把安裝的Modelsim中安裝檔案的D:\modelsim\win32目錄填寫

在Assignments ---->Simulation----》more EDA Netlist Writer Settings-------》Compile test bench選取在專案用VHDL檔案

模擬的動作是在Tools--->run EDA simulation tool---> EDA RTL simulation

5：全編譯

在確定了工程選定的晶片（Assignments----》Device中檢視）

選擇配置失敗後重新啟動（這個是預設選項，不用修改）

如果要將配置檔案下載到配置器件中（Assignments----》Device---》Device and pin option---->Configuaration；一般是預設配置的）

全編譯---》Processing----start- Compilation,編譯後課檢視報告

6：時序模擬：

建立波形模擬

7引腳鎖定和下載

引腳鎖定，在晶片的特定的引腳將檔案中的內容輸入和輸出 

Assignments----》Assignment editor  在To和From中確定引腳

儲存引腳資訊，做一次全編譯，以便將鎖定資訊編譯進下載檔案

下載，將編譯生成的sof檔案下載到FPGA中 Tool----》programmer

（後面完成的很差，我在modelsim中沒有完成波形的顯示和時序的模擬）