最近學習了DDR3控制器的使用，也用著DDR完成了一些簡單工作，想著以後一段可能只用封裝過後的IP核，可能會忘記DDR3控制器的一些內容，想著把這個DDR控制器的編寫過程記錄下來，便於我自己以後檢視吧，哈哈哈，閒話少說開始工作。這個DDR3控制器分兩節內容吧，第一節就是MIGIP核的簡單介紹和生成這個IP核再介紹一下自己封裝這個IP的整體架構，第二節就來介紹一下各個模組的內容。

 

1.1 MIG IP 核介紹

1) MIG IP核架構

通過查閱ug586_7Series_MIS，我們可以看到MIG這個IP核的架構如下，直觀可以看出，MIG主要有面向用戶埠和麵向DDR埠，使用者通過使用MIG能夠通過使用者埠的訊號，來完成對DDR SDRAM的訪問，達到簡化操作的目的。

 

 

 

 

我們重點要關注的就是使用者埠的這些訊號，在這裡我們主要介紹一下我們將使用到的訊號，具體訊號的含義，可以去datasheet中檢視具體訊號的作用。

 

2) cmd path signals（命令通道訊號）

首先我們需要了解與使用者命令相關的訊號，並且瞭解命令能夠被正確接收的時序。在下面的介面列表中訊號的I/O方向均是相對MIG IP核而言的。

 

埠名稱	I/O	位寬	備註
app_cmd	I	3	命令匯流排，3’b000表示寫命令，3’b001表示讀命令
app_addr	I	29	將要訪問的DDR記憶體地址，具體位寬與使用者生成IP核時的設定有關
app_rdy	I	1	空閒訊號，指示當前IP核的工作狀態，只有該訊號為高時，IP核才能正確的想用使用者給出的命令
app_en	I	1	命令使能訊號，該訊號有效且app_rdy有效時，命令才能

 

下圖是一張使用者命令正確被IP核接收的時序圖，可以看到，只有在app_en 和app_rdy均為有效的時候，命令才能正確得被接收到MIG IP核中。

 

 

 

 

3) 使用者讀埠相關訊號

 

埠名稱	I/O	位寬	備註
app_rd_data	O	256	從DDR中讀出得資料，一個時鐘週期突發讀出8個32bit資料（位寬根據IP核設定會有不同）
app_rd_data_valid	O	1	讀出資料有效訊號，該訊號為高時表示從IP核中讀出的資料有效
app_rd_data_end	O	1	指示當前資料時突發讀寫的最後一個週期的資料，這個訊號與設定的使用者時鐘和DDR時鐘的比例有關

 

下面的時序圖顯示了從MIG IP中讀出資料的使用者操作時序，當用戶的讀資料命令被IP核接收後，在幾個時鐘週期後會將讀出的資料輸出到資料匯流排上。

 

 

 

 

4) 使用者寫埠相關訊號

 

埠名稱	I/O	位寬	備註
app_wdf_wren	I	1	寫資料有效訊號，當app_wdf_rdy也為有效時，IP核才會接收到使用者端傳送的app_wdf_data
app_wdf_rdy	I	1	寫空閒訊號，IP核內部的寫FIFO能夠接收使用者資料的標誌
app_wdf_data	I	256	使用者寫入IP核的256bit資料
app_wdf_end	I	1	該訊號有效時，表示當前是一次DDR寫突發的最後一個數據
app_wdf_mask	I	32	32bit資料掩碼，每一位對應app_wdf_data的一個8bit資料

 

下面是一張MIG控制器的寫時序圖和官方對這幾種寫操作的解釋，通過官方文件的介紹我們可以知道寫入的資料可以在寫命令給出之前，之時或者之後給出，但是在寫命令之後給出的寫資料不能超過兩個時鐘週期。在寫命令之前給出寫資料則沒有這些限制。

之所以能過這樣操作，是因為在IP核內部有寫入資料的FIFO能夠對資料實現緩衝。

 

 

 

 

在瞭解了MIG控制器的相關使用者埠的訊號後，我們就可以著手來自己寫一個控制器來簡化使用者操作，更加簡單地對DDR進行操作。接下來我們首先根據開發板所有的資源生成一個對應MIG控制器的IP。

 1.2 建立工程並生成DDR控制器IP核MIG

1) 生成DDR控制器IP核

首先點選右側 IP Catalog 在收索頁面輸入MIG選擇Memory Interface Generator，雙擊彈出IP核配置介面。

在最開始的彈出介面中，主要是介紹了我們的FPGA核心晶片的相關資訊，點選next

在這一個頁面中，我們選擇建立一個設計，並將IP核名稱更改為ddr3，選擇生成一個DDR控制器，點選Next。

 

 

 

 

在接下來的頁面中選擇可以同種型別的FPGA晶片，在這裡我們不勾選，點選next。

 

 

在這一介面中選擇的是儲存的種類，因為我們核心板上有兩粒鎂光的MT41K256MXX-107的DDR3記憶體晶片，所以這裡選擇DDR3 SDRAM

 

 

 

在接下來的這一頁中要選擇DDR3的工作頻率，這裡我們選擇400MHz，若是FPGA晶片的速率等級不同，選擇的工作頻率有可能不同。

 

 

然後選擇DDR晶片的訊號，這裡根據核心板上的兩粒鎂光的DDR記憶體晶片選擇具體的型號，這裡為MT41K256MXX-107；

接下來是電壓的工作，選擇1.5V；

接下來是資料位寬，因為開發板上兩粒DDR3晶片的位寬為16bit所以在這裡選擇位寬為32bit；

工作模式選擇normal；

這裡解釋一下，為什麼DDR控制器的工作頻率要選擇400MHz：在這裡選擇400M的工作時鐘，是為了便於我們後面在進行突發讀寫資料時提供便利，400M的時鐘在雙沿傳輸資料，此時我們可以看到下面的PHY to Controller Clock Ratio 固定為4：1，這樣，在一個時鐘週期內，就可以一次突發傳輸8個數據，這與DDR3採用8位預取計數是相關的。而且，設定時鐘為400MHz，也簡化了我們在之後對於app_wdf_end和app_rd_end這兩個訊號理解與設計。

DDR3控制器的頻寬計算：

在本設定下，傳輸資料的理論頻寬可以看作400M*2*32bit=25.6Gbps，其中400M是工作時鐘，2是雙沿進行資料傳輸，32bit是記憶體的每一個地址的容量。

 

在接下來的頁面中選擇輸入IP核的時鐘為5000ps（200MHz），選擇突發型別，和確定地址的組合方式為bank-row-col的組合方式。

 

 

 

在這一頁中，我們選擇系統時鐘型別為No Buffer，參考時鐘型別為 Use System Clock，系統復位選擇為低復位。

 

在這一頁面中，選擇阻抗為50歐姆，這是由核心板的硬體設計決定的

 

 

 

接下來的頁面中，是對DDR控制器進行管腳分配，在這裡我們選擇 Fixed Pine Out，通過讀取UCF檔案中的引腳分配給DDR3分配引腳。在這一介面中，選擇 Read XDC/UCF檔案為控制器分配引腳，在彈出介面選擇我們為使用者提供的引腳分配的UCF檔案，點選OK；

 

 

 

讀取完UCF檔案後，點選Validate就可以驗證管腳分配是否合理；若管腳分配合理，點選OK後，方可點選Next；接下來一路點選OK就可以了。

到這裡就生成了本次實驗的IP核，我們可以開啟例化模板看看該IP核的各個訊號。

 

至此生成了IP核，下面簡單介紹一下剛剛沒有提到的幾個訊號：

以ddr開頭的這寫訊號是該IP核與DDR3晶片連線的訊號，我們不必太關心。

app_sr_req，app_ref_req，app_zq_req這個三個訊號再這裡我們先暫時不應管，在簡單的應用中也用不上。

ui_clk：是MIG IP核提供給使用者使用的一個100MHz時鐘；

ui_clk_sync_rst:是ui_clk的復位訊號，當該訊號拉低的時候表示ui_clk已經復位完成；

sys_clk_i：是輸入到該IP 核的系統時鐘，前面我們選擇的是NO BUFFER和use system clock所以這裡有一個單端的輸入時鐘介面；

sys_rst：是IP核覆位訊號，前面設定的是低有效；

init_cail_complete：是DDR初始化完成訊號，在本設定下，一般情況下DDR在復位後108us時完成初始化；

 

3、基於MIG 設計一個DDR讀寫控制器

 

1)整體架構

 

整體的架構如下圖所示:主要有一下幾個模組,分別是讀控制模組,寫控制模組仲裁模組在下一節中將介紹這幾個模組,在本節中簡單介紹一下這個整體模組的功能:

外界想要寫入到DDR中的資料通過寫控制模組寫入DDR中，寫入的地址從０地址開始增加；

外界想要從DDR中讀出資料通過讀控制模組，讀出的資料從０地址開始；

仲裁模組用來控制本次該執行哪種操作，避免讀寫衝突；

具體的功能將在下一節中進行介紹，有點寫累了，先去喝一杯茶．

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