Verilog基礎入門——Vivado工程建立（三）

Vivado是Verilog語言的一個整合環境，目前使用的版本為英文版，簡單介紹一下在Vivado中建立一個工程並寫入原始檔

【配置】

win10 2020/10/4最新更新版本

vivado2018.3

【STEP1】啟動vivado

【STEP2】建立工程

Create Project——NEXT——RTL Project——NEXT——一直NEXT——Finish

【STEP3】新增檔案

此時得到一個空的工程檔案

在Flow Navigator中——Add Sources

NEXT——Create file

鍵入檔名稱test_vivado_first——OK——Finish——OK

【STEP4】編輯原始檔

在Sources中雙擊開啟剛建立的原始檔

執行——Run implementation——OK——OK

如圖

此處為預設原始檔的程式碼

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2020/10/04 22:02:20
// Design Name: 
// Module Name: test_vivado_first
// Project Name: 
// Target Devices: 
// Tool Versions: 
 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module test_vivado_first(
    );
    
endmodule

介紹拙劣，隨意過目。。。