FDCE：Primitive: D Flip-Flop with Clock Enable and AsynchronousClear，具有非同步復位和時鐘使能功能的D觸發器。

非同步復位：它是指無論時鐘沿是否到來，只要復位訊號有效，就對系統進行復位。

verilog例項化模板：

1 FDCE #(
2 .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
3 ) FDCE_inst (
4 .Q(Q), // 1-bit Data output
5 .C(C), // 1-bit Clock input
6 .CE(CE), // 1-bit Clock enable input
 

7 .CLR(CLR), // 1-bit Asynchronous clear input
8 .D(D) // 1-bit Data input
9 );

FDPE：D Flip-Flop with Clock Enable and AsynchronousPreset，具有時鐘啟用和非同步預置功能的D觸發器。

The asynchronous PRE, when High, overrides all other inputs and sets the(Q) output High. Data on the (D) input is loaded into the flip-flop when PRE is Low and CE is High on the

Low-to-High clock (C) transition.

非同步PRE（高）將覆蓋所有其他輸入並設定（Q）輸出高。當輸入端上的PRE低而CE高時，（D）輸入端上的資料於時鐘上升沿期間載入到Q端。

verilog例項化模板：

1 FDPE #(
2 .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
3 ) FDPE_inst (
4 .Q(Q), // 1-bit Data output
5 .C(C), // 1-bit Clock input
6 .CE(CE), // 1-bit Clock enable input
7 .PRE(PRE), //
 
 1-bit Asynchronous preset input
8 .D(D) // 1-bit Data input
9 );

FDRE：D Flip-Flop with Clock Enable and SynchronousReset，具有時鐘啟用和同步復位功能的D觸發器。

時鐘上升沿時R=1復位，R高位有效。

verilog例項化模板：

1 FDRE #(
2 .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
3 ) FDRE_inst (
4 .Q(Q), // 1-bit Data output
5 .C(C), // 1-bit Clock input
6 .CE(CE), // 1-bit Clock enable input
7 .R(R), // 1-bit Synchronous reset input
8 .D(D) // 1-bit Data input
9 );

FDSE：D Flip-Flop with Clock Enable and SynchronousSet，具有時鐘啟用和同步置位的D觸發器。

S=1上升沿置位，S高位有效。

verilog例項化模板：

1 FDSE #(
2 .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
3 ) FDSE_inst (
4 .Q(Q), // 1-bit Data output
5 .C(C), // 1-bit Clock input
6 .CE(CE), // 1-bit Clock enable input
7 .S(S), // 1-bit Synchronous set input
8 .D(D) // 1-bit Data input
9 );