Xilinx FPGA配置clocking時鐘動態相位輸出

阿新 • • 發佈：2021-12-20

開發平臺基於Vivado2017.3，器件使用的是Kintex7。

先貼個時序圖：

如何動態配置clocking輸出時鐘相位，首先在ip核設定介面，勾選Dynamic Phase Shift，在左側介面總覽裡面可以看到多出來4個訊號，psclk：用於相移控制訊號的驅動時鐘，psen：控制相位偏移的使能訊號，psincdec：用於相位正負偏移的訊號，1表示正向偏移，0表示負向偏移。最後psdone是相位偏移完成標誌訊號。權威的介面說明可以自行查閱xilinx 官方手冊pg065。

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在第二頁輸出時鐘最後勾選Use Fine PS，

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關注一下VCO的頻率，一個psen高脈衝，輸出相位偏移1/56個VCO週期。

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然後例化一下，寫個testbench，我看clocking這個ip核的example中，psclk的頻率設定的是100Mhz。模擬使用的Vivado自帶的模擬器，因為Modelsim模擬時，psdone訊號死活不拉高，估計是有BUG。

模擬波形如下，一個psen，輸出時鐘相位偏移20ps。剛好等於1/891Mhz/56

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