同步復位：顧名思義，同步復位就是指復位訊號只有在時鐘上升沿到來時，才能有效。否則，無法完成對系統的復位工作。

用Verilog HDL描述如下：

always @ (posedge clk) begin
if (!Rst_n)
…
end

非同步復位：它是指無論時鐘沿是否到來，只要復位訊號有效，就對系統進行復位。

用Verilog HDL描述如下：
always @ (posedge clk,negedge Rst_n) begin
if (!Rst_n)
…
end

 同步復位的優點：

1.有利於模擬器的模擬。

2.可以使所設計的系統成為100%的同步時序電路，這便大大有利於時序分析，而且綜合出來的fmax一般較高。

3.因為他只有在時鐘有效電平到來時才有效，所以可以濾除高於時鐘頻率的毛刺。

同步復位的缺點：

1.復位訊號的有效時長必須大於時鐘週期，才能真正被系統識別並完成復位任務。同時還要考慮，諸如：clk skew,組合邏輯路徑延時,復位延時等因素。

2.由於大多數的邏輯器件的目標庫內的DFF都只有非同步復位埠，所以，倘若採用同步復位的話，綜合器就會在暫存器的資料輸入埠插入組合邏輯，這樣就會耗費較多的邏輯資源。

非同步復位的有點：

1.大多數目標器件庫的dff都有非同步復位埠，因此採用非同步復位可以節省資源。

2.設計相對簡單。

3.非同步復位訊號識別方便，而且可以很方便的使用FPGA的全域性復位埠GSR。

非同步復位的缺點：

1.在復位訊號釋放(release)的時候容易出現問題。具體就是說：倘若復位釋放時恰恰在時鐘有效沿附近，就很容易使暫存器輸出出現亞穩態，從而導致亞穩態。

2.復位訊號容易受到毛刺的影響。

綜上所述：

一般都推薦使用非同步復位，同步釋放的方式，而且復位訊號低電平有效。這樣就可以兩全其美了。

1.採用非同步復位綜合出來的電路如下：

 2.採用同步復位綜合出來的電路如下：

 3.採用兩級暫存器非同步復位綜合出來的電路如下：

 4.非同步復位、同步釋放綜合出來的電路如下：（非常重要，一般採用此種方式設計）