基於FPGA的可顯示數字時鐘，設計思路為自底向上，包含三個子模塊：時鐘模塊，進制轉換模塊。led顯示模塊。所用到的FPGA晶振頻率為50Mhz，首先利用它得到1hz的時鐘然後然後得到時鐘模塊。把時鐘模塊輸出的時、分、秒輸入到進制轉換模塊後得到十進制的值再輸入到led顯示模塊，該project已經在FPGA開發板上親測可用。

下圖為模塊示意圖（實際project中並沒有採用原理圖的輸入方法。這裏僅作示意）。

以下分模塊說明：

clk1： 時鐘模塊，設計思路為首先依據50M晶振得到1hz的時鐘，然後通過時分秒的關系得到時鐘模塊（詳細見代碼）。

輸入 clk：系統時鐘信號 50Mhz rst_n：低電平異步復位

輸出 sec： 8bit位寬的秒位 min： 8bit位寬的分位 hour： 8bit位寬的時位

bin_dec1： 進制轉換模塊，設計思路全然依照之前的博文《利用verilog將二進制碼轉換為十進制BCD碼 》，代碼稍作改動，去掉兩個用不到的輸出。

輸入 clk：系統時鐘信號 50Mhz rst_n：低電平異步復位 bin： 8bit位寬的輸入待轉換二進制數

輸出 one： 十進制數的個位 ten： 十進制數的十位 hun： 十進制數的百位，這裏用不到所以空置了。

led： 數碼管顯示模塊，八段數碼管在一定頻率下切換賦值，每個時鐘對一個數碼管單獨賦值並顯示，切換頻率大於一定值後。看起來像8位數碼管同一時候顯示（詳細設計見代碼）。

輸入 clk： 系統時鐘信號50Mhz

sec0，sec1，min0，min1。hour0。hour1：

輸出 sel： 8bit 數碼管位選信號

data：8bit數碼管譯碼顯示的值

以下給出code：

clk1：

module clock1(sec,min,hour,clk,rst_n
);
input clk,rst_n;
output [7:0] sec,min;
output [7:0] hour;
reg [7:0] sec=0;
reg [7:0] min=0;
reg [7:0] hour=0;
reg clk_div;
reg [32:0] cnt;

//////////////////////////////////////// 分頻部分 50MHz - 1Hz
always @ ( posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
cnt <= 0;
clk_div <= 0;
end
else begin
if ( cnt < 25000000 - 1 )
begin
clk_div <= 0;
cnt <= cnt + 1;
end
else if ( cnt < 50000000 - 1 )
begin
clk_div <= 1;
cnt <= cnt + 1 ;
end
else
cnt <=0 ;
end
end
///////////////////////////////////////// 時鐘部分
always @ ( posedge clk_div or negedge rst_n )
begin
if(!rst_n)
sec <= 0;
else begin
if ( sec == 59 )
sec <= 0 ;
else
sec <= sec + 1 ;
end
end
always @ ( posedge clk_div or negedge rst_n)
begin
if(!rst_n)
min <= 0;
else begin
if ( sec == 59 )
begin
if (min ==59 )
min <= 0;
else
min <= min + 1 ;
end
end
end

always @ ( posedge clk_div or negedge rst_n)
begin
if(!rst_n)
hour <= 0;
else begin
if ( sec == 59 && min ==59 )
begin
if (hour == 23)
hour <= 0 ;
else
hour <= hour + 1;
end
end
end

endmodule

led：

頂層例化模塊：

top

基於FPGA的簡易數字時鐘