<DC guide ---8>
上一文只是說了約束的具體內容. 完成整個綜合的腳本還沒有寫. 本文將介紹這個.
我們這個實現是 讀入design.v ,完成creat_clock、設置好約束,然後保存。並不進行綜合。
我們先編寫了setup文件,配置了target_librart、link、search_path、
接著啟動dc,然後我們讀入 verilog、然後設置current_design、check_design
其中my.con 內容如下:
在運行之前,我們可以使用dcprochek (shell命令)進行檢查 my.con、my_design.scr的語法。
check_timing 命令,會檢查約束時候有遺漏的部分。也挺重要的,我們這個地方沒有加。
這個結果時進行 check_timg報出來的,因為我悄悄的註釋掉了out1的約束信息,它能報出來提示我們 還沒有約束endpoint
<DC guide ---8>
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