一：RTL級快速仿真的要求

　　好的coding風格

　　compile時使用開關命令：+rad

二：仿真性能取決於

　　好的coding經驗

　　對仿真工具的使用

　　debug開關的正確使用

　　re-compile需求的控制：多個錯誤改完之後再re-compile

三：VCS結構

　　verilog code——>VCS compile(parser,event code generator,cycle code generator )——>simulation executable

四：編碼風格

1：　　使用可綜合verilog語句

2：　　提升抽象等級，不要使用太過低級的語句，使simulator工作簡便

3：　　避免沒有效率的結構：雙向口

4：　　使用小的語句塊，避免block塊>10000語句；使用$readmemb結合dump

五：時序電路避免使用的邏輯

　　repeat，wait，fork-join，assign-deassign，force-release，disable

六：+rad

　　編譯時添加，可優化代碼；

　　例如：經過+rad，以下代碼

七：性能分析+prof

　　在compile裏添加開關命令，sim後，生成性能分析文件（後綴名prof），包括cpu, 模塊等使用時間，消耗資源等。

　　根據性能分析文件，改進性能，減少時間與資源。

VCS學習(3)-fast RTL-level simulation