VCS學習(5) 後仿 Fast Gate-level verification
對綜合產生的門級網表（Gate-level）進行編譯仿真
一：什麽是後仿
前仿不包括時序信息，即當作理想的器件看待，僅僅驗證代碼的功能；後仿，在有時序信息，有延遲情況下（器件自身的延遲，傳輸線上的延時等，與工藝器件有關）的仿真；後仿主要關註Toggle覆蓋率，因為門級網表裏面沒有RTL級代碼，沒有if，case等，都是與或非門等。
RTL級通過DC綜合得到門級網表，布局布線得到門級網表，將兩個門級網表加起來才是真正的網表文件；在本文中，我們只關註DC吐出來的網表以說明後仿。
+rad可以對仿真進行優化。
DC後不僅生成門級網表（也是.v文件），還產生.sdf文件（standard delay format，記錄單元的時序的信息）。
二：後仿流程
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