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一、設計要求

編寫VerilogHDL程式，實現如下功能：

利用開發板上的數碼顯示譯碼器設計一個十進位制計數器，要求該計數器具有以下功能：

1.計數範圍為0-20，計算到20時自動清零，計數間隔時間為1s；

2.具有按鍵非同步/同步清零功能；

二、設計思路

1. 用一個時鐘脈衝，分出兩個頻率，一個為計數頻率，一個為掃描頻率。

2. 利用計數頻率，模擬出一秒的跳變時間，再對其進行時間計數。

3. 用除法及取餘數將時間計數分成十位和個位。

4. 動態掃描數碼管，先位選再段選，把對應位的數字賦給對應位數碼管顯示。

5. 開闢按鍵暫存器變數，按下後時間計數清零。

三、Verilog程式碼及說明

module Counter(clk,key,rst,dig,seg);
input clk;
input rst;
input key;
output[7:0]	dig;						  
output[7:0] seg;

reg clk_1s;	//1s計數時鐘訊號
reg clk_1ms;//1ms掃描時鐘訊號
reg key_r;		//按鍵輸入暫存器變數
reg cntclk;		//動態掃描計數變數，根據此變數的值來選通位碼和顯示值

reg[3:0] unit; //個位數
reg[3:0] decade;  //十位數
reg[7:0] seg_r;//段碼
reg[7:0] dig_r;//位碼
reg[3:0] disp_dat;			
reg[36:0] cnt_1s;//1Hz分頻訊號計數值
reg[20:0] cnt_1ms;//1kHz分頻訊號計數值
reg[4:0] cnt;//計數器計數值

assign dig = dig_r;
assign seg = seg_r;


always @(posedge clk)		//分頻
begin
  if(cnt_1s >=25000000) begin   cnt_1s <= 1'b0;  clk_1s = ~clk_1s;  end
  else cnt_1s <= cnt_1s + 1'b1;	//計數分頻
  
	if(cnt_1ms >= 50000)  begin	  cnt_1ms <= 1'b0;	clk_1k = ~clk_1k;	end
	else cnt_1ms <= cnt_1ms + 1'b1;	//掃描分頻
end


always @(posedge clk_1s or negedge rst)		//計數
begin
	key_r <= key;
	if(!rst) 	cnt <= 0;		
	else 
		begin 
		if(!key)  cnt <= 5'd8;		//是否按鍵清零
		else if(cnt >= 5'd20) cnt <= 1'b0;		//是否到時間
		else cnt <= cnt + 1'b1;		//計數加1
		end
end


always @(posedge clk_1s or negedge rst) 		//賦值
begin
	if(!rst)		begin		unit <= 4'd0;		decade <= 4'd0;		end	//位數清零
	else	begin		unit <= cnt % 10;	decade <= cnt / 10;		end	//位數賦值
end


always @(posedge clk_1ms)		//選擇掃描
begin
	cntclk = cntclk + 1'b1;
	case(cntclk)
	1'b0: dig_r <= 8'b10111111;	//位選
	1'b1: dig_r <= 8'b01111111;
	default: dig_r <= 8'b11111111;
	endcase
	case(cntclk)
	1'b0:disp_dat <= unit;
	1'b1:disp_dat <= decade;
	default:disp_dat = 4'h0;
	endcase
end


always @(disp_dat)
begin
	case(disp_dat)						 //段譯碼    
		4'h0:seg_r = 8'hc0;				//顯示0
		4'h1:seg_r = 8'hf9;				//顯示1
		4'h2:seg_r = 8'ha4;				//顯示2
		4'h3:seg_r = 8'hb0;				//顯示3
		4'h4:seg_r = 8'h99;				//顯示4
		4'h5:seg_r = 8'h92;				//顯示5
		4'h6:seg_r = 8'h82;				//顯示6
		4'h7:seg_r = 8'hf8;				//顯示7
		4'h8:seg_r = 8'h80;				//顯示8
		4'h9:seg_r = 8'h90;				//顯示9
		default:seg_r = 8'hc0;		//顯示0
	endcase
end

endmodule