通訊原理---HDB3---FPGA--極性轉換
阿新 • • 發佈：2018-11-11
前文參考我的上一篇部落格，本來在上面修改的最後不能發表，所以在這裡補了最後一步極性轉換，原理前文已經介紹https://blog.csdn.net/dengfenglai123/article/details/79674063
always @ ( posedge clk or negedge rst_n )
begin
if( !rst_n ) begin
flag <= 0;
codeout <= 2'bxx;
end
else begin
if( codein_b == 2'b01 || codein_b == 2'b10 ) begin //輸入1或B
if( flag == 0 ) begin
codeout <= 2'b01; //+1
flag <= 1; //極性更改
end
else begin
codeout <= 2'b10; //-1
flag <= 0; //極性更改
end
end
else if( codein_b == 2'b11 ) begin //輸入V
if( flag == 0 ) //
codeout <= 2'b10; //輸出-1
else
codeout <= 2'b01; //+1
end
else begin
codeout <= codein_b;
end
end
end
