不同的verilog程式碼風格看RTL檢視之一
轉自:http://www.eepw.com.cn/article/268450.htm
作者:時間:2015-01-21來源:網路收藏
剛開始玩CPLD/FPGA開發板的時候使用的一塊基於EPM240T100的板子,alter的這塊晶片雖說功耗小體積小,但是資源還是很小的,你寫點稍微複雜的程式,如果不注意coding style,很容易就溢位了。當時做一個三位數的解碼基本就讓我苦死了,對coding style的重要性也算是有一個比較深刻的認識了。
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後來因為一直在玩xilinx的spartan3 xc3s400,這塊晶片資源相當豐富,甚至於我在它裡面快取了一幀640*480*3/8BYTE的資料都沒有問題(VGA顯示用)。而最近接觸EPM7128,它的資源似乎也不豐富,我寫著寫著有時不注意就無法佈線了。由此可見coding style對設計的重要性,尤其是在資源緊張或者速度要求較高的設計中。我個人對前者的體會深一些,高速的設計沒有涉及過,只是明白一些用流水線提高速度的方法。
可以步入正題了,先拿一段簡單的程式碼開始吧。我先提一點,這回我用的是quartus II 7.0進行測試,其它的EDA工具綜合出來的RTL檢視可能會不一樣,所以僅作為在quartus II 7.0環境下的一些參考吧。不過思路是一樣的,可以借鑑的。
Ex1:
input[1:0] xin;
output dout;
assign dout = (xin == 2'b0);
程式碼很簡單,就是當xin==2’b0時dout=1,否則dout=0。上面這段程式的RTL檢視如下:
其實就是一個比較器,如果xin=2’h0,那麼輸出OUT就為1。和設想一樣。
下面是我在參考一些別人的程式碼的時候看到別人一種常見的寫法,它是用了?語句。
input[1:0] xin;
output dout;
assign dout = (xin == 2'b0) ? 1'b1:1'b0;
RTL如下:
是不是發現多了以一個選擇器(可能不叫選擇器吧,但是你明白意思就可以),這樣平白無故的就多耗用了一點資源,剛開始的時候我也是傻乎乎的跟著別人用這種寫法,但是看到RTL檢視後我就不這麼幹了,既然前者一樣可以得到預期結果,為什麼我還要畫蛇添足多一個選擇器呢。所以,推薦使用前者。資源的節約是潛移默化的~_~